专利名称：沟槽绝缘栅场效应晶体管的制作方法
技术领域：
本发明涉及沟槽MOSFET(金属氧化物半导体场效应晶体管)，尤其但不专门涉及适于用作控制和同步FET的沟槽MOSFET结构。
低压沟槽MOSFET通常例如用在诸如个人计算机的电子设备的电源中的电压调节器模块(VRM)中。通常，采用一对MOSFET，即通常所说的控制FET和同步FET。这些FET的理想特性差别很小。对于同步FET，传导功率损耗应尽可能低。由于传导功率损耗与特定导通电阻(Rds，on)成比例，所以应该减小这个参数。另一方面，对于控制FET，应最小化开关损耗，其与栅-漏极电荷密度(Qgd)成比例。
品质因数(FOM)已被定义为Rds，on和Qgd的乘积，以提供晶体管在供VRM之用中适用程度的指示。注意，FOM越小越好。存在对提供改进品质因数的结构的需要。
通常就晶体管而论，有减小沟槽MOSFET尺寸的驱动力。在此考虑的器件情况下，这样的主要好处是减小有效面积并从而减小Rds，on。例如可采用深紫外线光刻技术制造这种减小尺寸的沟槽MOSFET。
然而，对于控制FET，尺寸的减小并不一定具有吸引力，因为在传统结构中，随着尺寸的减小，栅漏极电荷密度Qgd急剧增大。因此，简单地减小结构的尺寸不能提供象所期望那样大的改进。
因此存在对给出VRM的改进FET特性的改进结构的需要。
根据本发明，提供了一种绝缘栅场效应晶体管，其包括源极区，具有第一导电类型；主体区，具有与第一导电类型相反的第二导电类型，与源极区相邻；漂移区，具有专有的第一导电类型，与主体区相邻；漏极区，具有第一导电类型，与漂移区相邻，以使主体区和漂移区布置在源极和漏极区之间，漏极区具有比漂移区高的掺杂浓度；以及绝缘沟槽，从源极区贯穿主体区并进入漂移区，每个沟槽具有侧壁，并包括侧壁上的绝缘体，以及导电的栅电极，其中每个沟槽的底部填充有绝缘填料(plug)，其基本与主体区和漏极区之间的漂移区全长相邻，且各自栅电极设置在填料上的沟槽中，与源极区和主体区相邻。
本发明采用降低表面场(RESURF)效应，而不像传统的RESURF晶体管，RESURF是非优化的，因为与漂移区相邻的沟槽填充有绝缘体，不是栅电极。此外，不像一些漂移区具有两种导电类型的条带以获得显著降低表面场(RESURF)效应的器件，本发明采用单一导电类型的漂移区。
与传统的沟槽MOSFET相比，尽管本发明得到了高的非优化RESURF效应，但对于相同的击穿电压，器件仍能获得降低的Rds，on。与传统的FET相比，可以提高漂移掺杂浓度，这能对Qgd产生影响，但这可由栅极和漏极之间厚的电介质来补偿。
该器件获得这个结果，在某种意义上，其制造起来比在漂移区采用n型和p型掺杂的器件简单得多。
填料可以是在与漏极相邻的侧壁上绝缘体之间填充沟槽的电介质填充物。备选地，填料可以填充沟槽的整个底部，并且只在填料之上提供的侧壁绝缘体使栅电极与主体区和源极区绝缘。
最好，漂移区中的掺杂浓度是不均匀的，更好的是线性渐变的，并且最好，邻近漏极区的掺杂浓度比邻近主体区的要高。由耗尽电荷将Qgd值确定在有效范围，并且这是采用渐变的掺杂分布来解决的，其使Qgd获得了改进。
计算(下面给出)示出本发明能在Qgd获得一些改进的同时，使Rds，on值获得显著的改进。因此，根据本发明的器件的品质因数较现有技术的器件有显著的改进。
在实施例中，主体掺杂浓度范围在0.5到3×1017cm-3，且漂移掺杂浓度范围在1015到2×1017cm-3。可以选择具体的值，以在Rds，on和Qgd之间获得适当的折衷。
本发明特别应用于垂直沟槽MOSFET，即，半导体主体具有相对的第一和第二主表面的MOSFET，其中源极区在主体区之上的第一主表面，主体区在漂移区之上，而漂移区在漏极区之上，并且沟槽从第一主表面穿过源极、主体区和漂移区向第二主表面延伸。
注意，在本说明书中，术语“之上”用于表示朝向第一主表面的方向，而“之下”用于表示朝向第二主表面的方向，没有预定MOSFET空间中的任何定向。
具体地说，晶体管可以有多个单元，每个单元具有在单元中心由绝缘沟槽包围的源极区。
单元可具有六边形的几何形状，或旋转的正方形几何形状。
备选地，单元可以是横向排列在第一主表面上的条带，其中源极和沟槽交替。
单元间距通常可在0.2到0.7微米的范围内，以使击穿电压达到30V。为了得到更高的击穿电压，沟槽可以比其它的更深，并且这可导致对增大单元间距的需要，例如达到1.5微米，或者为了得到更高的击穿电压，甚至可以更大。
沟槽可以在侧壁上具有栅极氧化物，并且与漂移区相邻的沟槽底部可以在侧壁上的栅极氧化物之间填充有氧化物填充物。备选地，可用氮化物或氮氧化物作为填充物。
现在将纯粹以示例的方式参考附图描述本发明的实施例，其中
图1示出了根据本发明第一实施例的MOSFET的剖面侧视图；图2示出了图1实施例的俯视图；图3示出了根据第一实施例的MOSFET的掺杂分布；以及图4示出了根据本发明第二实施例的MOSFET的俯视图。
注意，附图是示意图并未按比例。在不同的图中，相同或相似的特征采用类似的附图标记。
图1示出了根据本发明第一实施例的半导体器件的横截面。硅半导体主体2具有相对的第一主表面4和第二主表面6。n+漏极区8与第二主表面相邻。n-漂移区10设置在漏极区8的上面，p主体区12在漏极的上面，且n+源极区14在主体区12的上面。源极接点16设置在第一主表面4上以连接源极区14，并且漏极接点18设置在第二主表面6上以连接漏极区。
沟槽20从第一主表面4贯穿源极区14、主体区12和漂移区10，具有侧壁22以及靠近漏极区-漂移区界面26的底部24。在侧壁22上设置有栅极氧化物28。沟槽20的底部用氧化物电介质填充物30填充，与漂移区10相邻。在电介质填充物30上提供多晶硅栅极32，其与源极区14和主体区12相邻。栅极接点38连接到栅极32。
如图2中图解的，在具体例子中，多个单元40在第一主表面上延伸，以定义多个条带，其中源极区14和沟槽20交替。单元间距是0.5微米，并且沟槽是1.2微米深和0.25微米宽。线A-A指示出截取图1断面的位置。如专业技术人员将理解的，可根据需要改变这些尺寸值。
P型主体区12延伸到0.6微米深，且在第一主表面4露出，以使它能连接到远离线A-A隔开的位置的源极接点16。为了清晰起见，源极接点16未在图2中显示。
在图3中，掺杂分布显示为深度的函数。漂移区10的掺杂浓度不同于主体区12和漂移区10接合处的5×1015cm-3，并线性增加到漂移区-漏极区界面26处的大约1017cm-3的值。漏极区为1019cm-3的n型掺杂，主体区为1017cm-3的p型掺杂，而源极是1021cm-3的n型重掺杂。
在这个具体例子中，已经计算出击穿电压BV为25V，其中击穿发生在靠近p型主体区12/漂移区10接合处。对于10V的栅源电压，已经计算出不包括衬底电阻的Rds，on的值为1.1mΩ.mm2，并对于12V的漏源电压，已经计算出Qgd为2.2nC/mm2。这给出了2.4mΩ.nC的品质因数。这相比于具有200nm厚的沟槽底部氧化物且间距、沟槽宽度和击穿电压与该例子相同但具有恒定漂移掺杂密度的传统沟槽MOSFET的6.3mΩ.nC。
本发明由此能提供非常显著的品质因数改进。
在第二实施例中，采用晶胞几何形状代替条带几何形状，如图4中所示的六边形几何形状。每个六边形细胞的中心包括源极14、主体区12和漂移区10的堆叠，并且沟槽式栅极32的互连矩阵围绕这些细胞。
对于10V的栅源电压，已经进行了计算，并给出了不包括衬底电阻的Rds，on的值为1.4mΩ.mm2，并且对于12V的漏源电压，Qgd为1.6nC/mm2。这给出了2.2mΩ.nC的品质因数。这比图1的实施例更好。如果要求更高的阈值电压，则p型主体12的掺杂密度可以稍微地提高。备选地，取代n型多晶硅的p型可用于栅极导电层，这也增加了阈值电压。
近期公布的LDMOS结构(Ludikhuize AW，ISPSD p301-304，2002)的品质因数是22mΩ.nC。这是对于较大的细胞尺寸，但即使缩小到0.5微米的间距，仍给出达到6.6nC/mm2的Qgd。因此，本发明提供了比这个公布的值更好的结果。
通过阅读本公开，其它的变化和修改对于本领域技术人员来说将是显而易见的。这种变化和修改可以包括等效的或其它的特征，其在半导体器件的设计、制造和使用上已经众所周知，并且其可应用于除这里描述的特征之外的特征，或取代这里描述的特征。尽管在这个申请中已经阐明了针对特征的特定组合的权利要求，但要理解到，公开的范围也包括在此明确或隐含地公开的任何新颖的特征或任何新颖的特征组合，或者其任何广义性，不论其是否减轻了与本发明相同的任何或所有技术问题。申请人借此通知，在本申请或任何源于此的任何进一步申请的执行期间，可以针对这种特征和/或这种特征的组合提出新的权利要求。
例如，p型和n型层可以互换。
代替硅主体，本发明也可采用其它半导体材料，包括例如III-V族材料。
例如，沟槽中的氧化物电介质可用氮化物或氮氧化物取代。这会增加Qgd，但减小Rds，on。可以采用低k材料，这会有相反的效果。
可以采用其它材料代替多晶硅栅极。具体地说，可以采用硅化物栅极。
同样，虽然具体实施例采用分离的栅极氧化物和沟槽填充物，但在沟槽中用单一的电介质来实现本发明也是可能的。
可以采用n中取1(1 of n)原则。在此配置中，可在每n个沟槽的一个中提供附加的源极场电极。
本发明也可应用于横向沟槽MOSFET。
权利要求
1.一种绝缘栅场效应晶体管，包括源极区(14)，具有第一导电类型；主体区(12)，具有与第一导电类型相反的第二导电类型，与所述源极区相邻；漂移区(10)，具有专有的第一导电类型，与所述主体区相邻；漏极区(8)，具有第一导电类型，与所述漂移区相邻，以使主体区和漂移区布置在所述源极和漏极区之间，所述漏极区比所述漂移区具有更高的掺杂密度；以及绝缘沟槽(20)，从所述源极区(14)贯穿所述主体区(12)并进入所述漂移区(10)，每个沟槽(20)具有侧壁(22)，且包括所述侧壁上的绝缘体(28)，以及绝缘侧壁之间的导电栅电极(32)，其中每个沟槽(20)的底部填充有绝缘填料(30)，其基本与所述主体区(12)和漏极区(8)之间的所述漂移区(10)的全长相邻，且各自的栅电极(32)设置在所述填料(30)之上的所述沟槽(20)中，与所述源极区和主体区(14，12)相邻。
2.如权利要求1所述的绝缘栅场效应晶体管，其中与所述主体区相邻的所述漂移区(10)中的掺杂浓度比与所述漏极区相邻的要低。
3.如任一项上述权利要求所述的绝缘栅场效应晶体管，其中所述主体区(12)中的掺杂浓度在0.5到3×1017cm-3的范围内，且所述漂移区(10)中的掺杂浓度在1015到2×1017cm-3的范围内。
4.如任一项上述权利要求所述的绝缘栅场效应晶体管，其中所述填料(30)是在与所述漏极区(10)相邻的所述侧壁(22)上所述绝缘体(28)之间填充所述沟槽的电介质填充物。
5.如任一项上述权利要求所述的绝缘栅场效应晶体管，具有半导体主体(2)，所述半导体主体具有相对的第一(4)和第二主表面(6)，其中所述源极区(14)在所述主体区(12)上的第一主表面，所述主体区(12)在所述漂移区(10)上，且所述漂移区(10)在所述漏极区(8)上，以及所述沟槽从第一主表面穿过所述源极区(14)、主体区(12)和漂移区(10)向第二主表面延伸。
6.如权利要求5所述的绝缘栅场效应晶体管，具有多个单元(40)，每个单元具有在所述单元中心由绝缘沟槽(20)包围的源极区(16)。
7.如权利要求6所述的绝缘栅场效应晶体管，其中所述单元(40)具有六边形的几何形状。
8.如权利要求6或7所述的绝缘栅场效应晶体管，其中所述沟槽(20)在所述侧壁上具有栅极氧化物(28)，并且与所述漂移区(10)相邻的所述沟槽的底部(24)在所述沟槽任一侧的侧壁(22)上所述栅极氧化物(24)之间填充有填充物氧化物(30)。
9.如权利要求5所述的绝缘栅场效应晶体管，具有多个单元(40)，在第一主表面(4)上排列成条带，其中沟槽(20)和源极区(14)交替。
10.如权利要求6至10中任一项所述的绝缘栅场效应晶体管，其中单元间距在0.2到0.7微米的范围内。
全文摘要
本发明涉及具有漏极(8)、漂移区(10)、主体(12)和源极(14)的沟槽MOSFET。为了提高用作控制和同步FET的MOSFET的品质因数，沟槽(20)部分填充有电介质(24)，其与漂移区(10)相邻，且漂移区(10)中采用渐变的掺杂分布。
文档编号H01L29/08GK1886836SQ200480035223
公开日2006年12月27日 申请日期2004年11月26日 优先权日2003年11月29日
发明者R·J·E·许廷, E·A·海曾 申请人:皇家飞利浦电子股份有限公司