专利名称：制造半导体器件的方法以及采用该方法获得的半导体器件的制作方法
技术领域：
本发明涉及一种制造包括双栅极场效应晶体管的半导体器件的方法，在该方法中，具有表面的硅半导体基体设置了第一导电类型的源极区域和漏极区域以及第二导电类型的沟道区域，第一导电类型不同于第二导电类型，沟道区域在源极区域和漏极区域之间，第一栅极区域采用第一栅极介质与沟道区域相分离且位于沟道区域的一侧，第二栅极区域采用第二栅极介质与沟道区域相分离且位于沟道区域的另一侧，并且两个栅极区域都形成在半导体基体中所形成的沟槽中。双栅极结构一般可用于减小晶体管截止时的泄漏电流和增加晶体管导通时的驱动电流。这些方面随着CMOS器件的进一步小型化、低功耗使用和更好的高频行为的需求增加而日益重要。本发明涉及上述结构的半导体器件。
背景技术：
在上述段落中所提及的一种方法可以在2003年6月17日所申请的美国专利US 6,580,137B2中得到了解。其中，讨论了一种在沟槽中设置双栅极晶体管的方法。一个栅极区域形成在沟槽的底部，而另一个栅极区域形成在沟槽的上部，沟道区域插入在两个栅极区域之间。
该众所周知方法的一个缺陷是它相当复杂并且需要相当多的步骤。于是，仍旧需要一种能够容易兼容现有的以及未来的CMOS技术的双栅极晶体管的制造方法。
发明内容
本发明的一个目的是避免上述缺陷并且提供一种制造双栅极晶体管的方法，该方法相当简单且具有与现有的以及未来CMOS技术非常好的兼容性。
为了达到上述目的，在开头段落中所描述方法的基本特征在于，第一栅极区域形成在第一沟槽中，第二栅极区域形成在第二沟槽中，沟道区域由第一和第二沟槽之间的部分半导体基体所形成，并且源极区域和漏极区域形成在半导体基体的表面上。这种方法相当简单，并且具有与现有的和最可能成为未来的CMOS技术良好的兼容性。在常规的方法中，由于在沟道区域中的沟道是形成在垂直于半导体基体表面的平面上，因此所制成的双栅极晶体管是一方面是垂直的，以及由于源极和漏极区域是形成在半导体基体的表面上，因此所制成的双栅极晶体管是另一方面是水平的。存在于两个相邻沟槽中的双栅极对沟道提供可更加有效的控制。
在根据本发明方法的较佳实施例中，两个平行的沟槽形成在半导体基体的表面中，沟槽的侧壁设置了介质层，并通过在半导体基体上沉积导电层用导电材料来填充沟槽，其中半导体基体表面上的部分通过化学机械抛光去除。这种方法与标准的CMOS技术具有良好的兼容性。导电材料较佳的是金属材料。另外，导电材料可以采用两个阶段来形成。例如，通过沉积硅层以及通过在硅层上沉积诸如镍层之类的金属层并随后进行摄氏300度几分钟的低温退火的方法，使得所形成的硅化镍可提供高的导电性。
在其它实施例中，采用在半导体基体表面上沉积条状掩模层的方法来形成源极和漏极区域，其中所形成的条状掩模层可跨接形成有沟槽或者在第一导电类型的杂质掺入在条状掩模层两侧的半导体基体之后将要形成的沟槽的两个区域。较佳的是，在形成沟槽并且采用导电材料/金属填充之后，形成源极和漏极区域。离子注入是一种非常适用于在根据本发明方法中形成源极和漏极区域的技术。一种低温称之为SPE(固相外延)再生处理工艺可以用于允许低热聚积(budget)。在使用结的高温激活的制造处理工艺中，可在创建沟槽之前形成沟道与源极和漏极。
在另一较佳实施例中，通过在半导体基体中形成三个沟槽，在半导体基体中形成彼此相邻的两个双栅极晶体管，在三个沟槽中的中间一个沟槽形成了两个双栅极晶体管两者的共用栅极。采用这种方法，例如，可以简单的方式来形成反相器，这也是非常紧凑的。这需要两个双栅极晶体管中的一个晶体管是以npn晶体管方式制成的，而另一个晶体管是以pnp晶体管方式制成的。在根据本发明的方法中，后者较容易获得，因为源极和漏极区域都是形成在半导体基体的表面上的。同样，在半导体基体表面处通过局部注入，两个晶体管中的一个的沟道区域具有另一种(相反的)导电类型。
较佳的是，双栅极晶体管的源极和漏极区域是通过其它沟槽在与沟道区域相对的一侧上的半导体基体相分离的。
本发明还涉及一种包括双栅极场效应晶体管的半导体器件，且该晶体管具有含表面的硅半导体基体，第一导电类型的源极区域和漏极区域以及第二导电类型的沟道区域，第一导电类型不同于第二导电类型，沟道区域在源极区域和漏极区域之间，第一栅极区域采用第一栅极介质与沟道区域相分离且位于沟道区域的一侧，第二栅极区域采用第二栅极介质与沟道区域相分离且位于沟道区域的另一侧，其中两个栅极区域都形成在半导体基体中所形成的沟槽中。根据本发明，这类器件的特征在于，第一栅极区域形成在第一沟槽中，而第二栅极区域形成在第二沟槽中，沟道区域通过在第一和第二沟槽之间的半导体基体部分形成，而源极和漏极区域形成在半导体基体的表面上。
这类器件非常适用于未来CMOS IC的使用，并可以使用根据本发明的方法容易的获得。较佳的是，这类器件包括具有一个共用栅极的两个相邻的双栅极晶体管。
本发明上述和其它将通过参考以下结合附图所讨论的实施例变得更加显而易见，附图包括图1至图8显示了在采用根据本发明方法制造器件的各个阶段中的具有根据本发明的双栅极场效应晶体管的半导体器件的剖视图(图1至图5)或者俯视图(图6至图8)。
具体实施方法附图仅仅只是示例并没有按比例来画，特别是为了便于更加清楚的描述，在厚度方向上进行了放大。在各个附图中，相对应的部分一般可采用相同的标号和相同的设计。
图1至图8显示了在采用根据本发明方法制造器件的各个阶段中的具有根据本发明的双栅极场效应晶体管的半导体器件的剖视图(图1至图5)或者俯视图(图6至图8)。适用于形成器件10的方法在该实例中是从基片11开始(参加图1)，在这种情况下，并不一定是必需的，该基片包括硅，并且也形成了硅半导体基体1的部分，在该实施例中，它具有p型导电性。值得注意的是，基片11也可以具有相反导电类型。此外，区域11也可以是，例如在另一种分别为诸如p型和n型的相反导电性类型的硅基片中的n阱(或者p阱)。此外，在这种情况下，基片/区域11包括采用另一种导电类型层12，在该实施例中，是n型的方式所形成的晶体管的沟道区域4。该导电类型层可以采用注入、扩散或者外延的方式来形成。所要形成的器件10，在该实施例中，它包括(双栅极)NMOST，特别是在它的边界含有隔离区域12，例如所谓的沟槽或LOCOS(硅的局部氧化)，前者在先进制造技术是推荐的。实际上，器件10经常是IC(集成电路)，并因此包含许多晶体管。CMOS器件10可以包括NMOS和PMOS两种类型的晶体管。
在半导体基体1的表面上(见图2)，可以在半导体基体1上沉积掩模13，如果需要，可以在分别沉积了包括光阻材料或者介质的介质材料之后，采用光刻技术来形成掩模。在该实施例中，该掩模13可以用于采用各向异性(等离子体)刻蚀技术形成三个沟槽7A、7B和7C。在相邻沟槽7的各对之间的半导体基体1的区域4，4’将形成所要形成的两个双栅极晶体管T1和T2的沟道区域。沟槽7的深度可使得在区域11和12之间的pn结交叉。
在去除掩模13之后(见图3)，在半导体基体1上沉积介质层60，例如，包括二氧化硅。层60可以采用CVD(化学气相沉积)的方法来沉积，但是热氧化的方法也可以适用于该目的。
随后(见图4)，在半导体基体1上沉积导电层80，在这种情况下，金属层80可以包括钨。层80的厚度可以选择为完全填充沟槽7。层80可以采用CVD或者采用其它类似于蒸发或溅射的物理技术来形成。
接着(见图5)，采用化学机械抛光方法平整半导体基体1，从而去除在沟槽7外面的金属层80的区域。该层80的剩余部分形成所要形成的两个晶体管T1和T2的四个栅极区域(5A，5B)，(5A’，5B’)的材料，其中栅极区域5B和5A’形成两个晶体管的共用栅极区域。
之后(见图6，该图显示了器件10的顶视图)，在半导体基体1的上部形成诸如二氧化硅或氮化硅之类的掩模9。该掩模9是条状的形状，具有较小的宽度并且跨接在所要形成的两个晶体管的两个沟道区域4和4’。
随后(见图7)，采用离子注入方法将不同于沟道区域4和4’的导电类型的杂质，在该情况下是类似于硼的p型杂质，掺入半导体基体1。这样，形成两个晶体管的源极和漏极区域2，3，2’和3’。在注入(和其退火)之后，可再次去除掩模17。在两个双栅极晶体管T1和T2需要形成相反结构的情况下，两个晶体管中的一个注入的是npn类型，而另一个注入的是pnp类型，可以使用其它注入来创建两个晶体管中的一个晶体管的沟道区域。同样，在掩模两个晶体管中的一个晶体管的过程中，以不同的步骤来进行源极和漏极区域的形成。
接着(见图8)，在该实施例中，在两个晶体管T1和T2的周围形成进一步的沟槽17。这可以采用类似于沟槽7的方法来进行。可以上述适用于沟槽7所讨论的相同方法将电绝缘的材料部分或者完全填充进一步的沟槽17。
最后，通过沉积诸如二氧化硅之类的预金属介质，随后对其进行图形化，沉积诸如铝之类的接触金属层，再随后通过对所形成的接触区域进行图形化，来完成n-MOSFET的制造。附图中没有显示这些步骤。在后者包括诸如多晶硅作为导电材料8的情况下，也可以使用(自对准)硅化物处理工艺使得源极-和漏极区域2，3与栅极区域5相接触。
很显然，本发明并不限制于上述实施例，并且对本领域的熟练技术人士来说，在本发明的范围内进行许多变化和改进都是有可能的。
权利要求
1.一种制造包括双栅极场效应晶体管的半导体器件(10)的方法，在该方法中具有表面的硅半导体基体(1)具备第一导电类型的源极区域(2)和漏极区域(3)以及第二导电类型的沟道区域(4)，第一导电类型不同于第二导电类型，沟道区域(4)在源极区域(2)和漏极区域(3)之间，以及具备第一栅极区域(5A)，它通过第一栅极介质(6A)与沟道区域(4)相分离且位于沟道区域(4)的一侧，以及具备第二栅极区域(5B)，它通过第二栅极介质(6B)与沟道区域(4)相分离且位于沟道区域(4)的另一侧，并且两个栅极区域(5A，5B)都形成在半导体基体(1)中所形成的沟槽(7)中；其中，第一栅极区域(5A)形成在第一沟槽(7A)中，第二栅极区域(5B)形成在第二沟槽(7B)中，沟道区域(4)由第一和第二沟槽(7A，7B)之间的部分半导体基体(1)所形成，并且源极区域和漏极区域(2，3)形成在半导体基体(1)的表面上。
2.如权利要求1所述的方法，其特征在于，两个平行的沟槽(7A，7B)形成在半导体基体的表面中，其侧壁设置了介质层(60)，并通过在半导体基体(1)上沉积导电层(80)用导电材料(8)来填充所述沟槽，其中通过化学机械抛光去除在半导体基体(1)表面上的那部分。
3.如权利要求1所述的方法，其特征在于，通过在所述半导体基体(1)表面上沉积条状掩模层(9)的方法来形成源极和漏极区域(2，3)，其中所形成的条状掩模层(9)可跨接两个区域，其中形成了沟槽(7A，7B)或者在第一导电类型的杂质掺入在条状掩模层(9)两侧的半导体基体(1)之后将要形成沟槽(7A，7B)。
4.如权利要求1至3任一权项中所述的方法，其特征在于，所述源极和漏极区域(2，3)是采用注入方法形成的。
5.如权利要求1至3任一权项中所述的方法，其特征在于，通过在半导体基体(1)中形成三个沟槽(7A，7B，7C)，其中中间一个沟槽(7B)形成了两个双栅极晶体管(T1，T2)两者的共用栅极，在所述半导体基体(1)中形成两个双栅极晶体管(T1，T2)且彼此相邻。
6.如权利要求5所述的方法，其特征在于，所述两个双栅极晶体管(T1，T2)中的一个晶体管形成为npn晶体管，而另一个晶体管形成为pnp晶体管。
7.如权利要求1至3任一权项中所述的方法，其特征在于，所述双栅极晶体管的源极和漏极区域(2，3)是通过其它沟槽(17)与相对于沟道区域(4)的一侧上的半导体基体(1)相分离的。
8.如权利要求1至3任一权项中所述的方法，其特征在于，所述双栅极晶体管可以与采用常规CMOS技术所制成的其它常规晶体管一起形成。
9.如权利要求2所述的方法，其特征在于，为所述导电层(80)选择金属层。
10.包括双栅极场效应晶体管的半导体器件(10)，具有含表面的硅半导体基体(1)，其具有第一导电类型的源极区域(2)和漏极区域(3)以及第二导电类型的沟道区域(4)，第一导电类型不同于第二导电类型，沟道区域(4)在源极区域(2)和漏极区域(3)之间；第一栅极区域(5A)，它通过第一栅极介质(6A)与沟道区域(4)相分离且位于沟道区域(4)的一侧；第二栅极区域(5B)采用第二栅极介质(6B)与沟道区域(4)相分离且位于沟道区域(4)的另一侧，并且其中两个栅极区域(5A，5B)都形成在半导体基体中所形成的沟槽(7)中；其中第一栅极区域(5A)形成在第一沟槽(7A)中，第二栅极区域(5B)形成在第二沟槽(7B)中，沟道区域(4)由第一和第二沟槽(7A，7B)之间的部分半导体基体(1)所形成，并且源极区域和漏极区域(2，3)形成在半导体基体(1)的表面上。
11.如权利要求10所述半导体器件，其特征在于，它包括具有一个共用栅极的两个相邻的双栅极晶体管(T1，T2)。
全文摘要
本发明涉及一种制造半导体器件(10)的方法，该方法在半导体基体(1)设置了第一导电类型的源极(2)和漏极(3)以及第二导电类型的沟道(4)，第一导电类型不同于第二导电类型，沟道(4)在源极和漏极之间，第一和第二栅极(5A，5B)分别采用各自的栅极介质(6A，6B)与沟道相分离且位于沟道的两侧，且这两个栅极都形成在半导体基体中所形成的沟槽(7)中。第一和第二栅极分别形成在第一和第二沟槽(7A，7B)中，沟道(4)由第一和第二沟槽之间的部分半导体基体所形成，并且源极和漏极形成在半导体基体的表面上。采用这种方法，可以相当简单且具有与现有CMOS技术良好兼容性的方法获得双栅极晶体管。本发明也包括这类结构的器件。
文档编号H01L21/336GK1691296SQ20051005632
公开日2005年11月2日 申请日期2005年3月11日 优先权日2004年3月12日
发明者B·J·波拉克 申请人:Imec公司, 康宁克里克菲利浦电子股份有限公司