专利名称：非易失性存储装置的制作方法
技术领域：
本发明涉及一种具有浮动栅的非易失性存储装置，尤其涉及一种能以简易的制造步骤制造的非易失性存储装置。
背景技术：
作为一种非易失性存储装置，多层栅极型非易失性存储装置包括通过绝缘层设置在半导体层上的浮动栅电极；再通过绝缘层设置在浮动栅电极上的控制栅电极；设置在半导体层上的源极区域及漏极区域。在这种多层栅极型非易失性存储装置中，将预置电压施加于控制栅电极及漏极区域，使得电子注入到浮动栅电极或从浮动栅电极中放出，以此来进行写入和擦除。
然而，这种多层栅极型非易失性存储装置涉及了两次栅电极形成步骤，所以增加了步骤数量，而且还需要在浮动栅电极上形成薄膜绝缘层，制造步骤复杂。
因此，一种与这种多层栅极型非易失性存储装置相比，制造步骤简单，制造成本低廉的非易失性存储装置在专利文献1中得到了披露。在专利文献1中披露的非易失性存储装置，其控制栅便是半导体层内的N型杂质区域，而浮动栅电极则由单层的多晶硅层等的导电层构成(以下，也称之为“单层栅极型非易失性存储装置”)。这种单层栅极型非易失性存储装置由于无需层积栅电极，所以可以采用通常的CMOS晶体管步骤形成。
专利文献1特开昭63-166274号公报发明内容本发明涉及一种所谓的单层栅极型非易失性存储装置，尤其提供一种写入及擦除等工作性能优越的非易失性存储装置。
本发明的非易失性存储装置包括第一导电型的半导体层，由隔离绝缘层划分出第一区域、第二区域及第三区域；第二导电型的半导体部，设置在所述第一区域中，并起到控制栅的作用；第一导电型的半导体部，设置在所述第二区域中；第二导电型的半导体部，设置在所述第三区域中；绝缘层，设置在所述第一区域～第三区域中的半导体层上方；浮动栅电极，设置在所述绝缘层上方，并横跨所述第一区域～第三区域；第一导电型的杂质区域，设置在所述第一区域中的所述浮动栅电极的侧旁；第二导电型的杂质区域，设置在所述第二区域中的所述浮动栅电极的侧旁，并成为源极区域或者漏极区域；第一导电型的杂质区域，设置在所述第三区域中的所述浮动栅电极的侧旁，并成为源极区域或者漏极区域。
本发明的非易失性存储装置是一种单层栅极型非易失性存储装置，其中，设置在第一区域内的半导体层上的第二导电型的半导体部起到控制栅的作用，而浮动栅电极被设置在第一～第三区域的上方。并且，以设置在第二区域中的半导体层上方的浮动栅电极作为栅电极的MOS晶体管构成写入部，以设置在第三区域中的半导体层上方的浮动栅电极作为栅极的MOS晶体管构成擦除部。简而言之，本发明的单层栅极型非易失性存储装置具有由沟道的导电性不同的MOS晶体管来进行写入和擦除的结构。下面，将描述由不同的晶体管进行写入和擦除的优点。擦除是通过将电压施加于电容耦合小的部分，而将电容耦合大的部分设置为0V，从而利用FN隧道电流去除注入到浮动栅电极中的电子来进行。在作为现有例列举出的单层栅极型非易失性存储装置中，可以举出由同一MOS晶体管(同一部分)进行写入和擦除的例子。设计单层栅极型非易失性存储装置时，由于控制栅与浮动栅电极之间的电容需要比写入区域的电容大，因而将写入区域的电容设计为小。即，进行擦除时，必须施加大的擦除用电压到电容耦合小的部分。
但是，尤其是在微型非易失性存储装置的情况下，往往会因为难以确保对擦除时所施加的电压充足的耐压，而致使MOS晶体管受到破坏。为此，本发明的非易失性存储装置由不同的MOS晶体管进行写入和擦除，并且不同的MOS晶体管，其沟道的导电型也不同。如果形成的是P沟道型MOS晶体管来作为进行擦除的MOS晶体管，那么该擦除用MOS晶体管将形成在N型的势阱上。因而，在擦除时，能够施加达到势阱和衬底(半导体层)间的接面耐压的电压。因此，与在写入区域的相同部分进行擦除的情况相比，可提高对于擦除电压的耐压，提供实现微型化和提高使用性的非易失性存储装置。
此外，本发明的非易失性存储装置在设有浮动栅的第一区域中设置了夹着浮动栅电极的第一导电型的杂质区域。换句话说，N势阱(控制栅)上设置了包括绝缘层、浮动栅电极、及杂质区域，并具有第一导电型沟道的MOS晶体管。在本发明的非易失性存储装置中，通过将电压施加于控制栅，从而可以向浮动栅电极施加根据电容比的电压。当向浮动栅施加电压时，MOS晶体管的沟道被感应，因而可防止控制栅耗尽。因此，能够增加电容耦合，提高写入速度。最终，能够提供一种使工作性能得以提高的非易失性存储装置。
在这种非易失性存储装置中，所述第二导电型的半导体部可以是N型势阱。
在这种非易失性存储装置中，所述浮动栅电极和第一～第三区域中的所述半导体层相重叠面积的总和与所述第一区域中的所述半导体部和所述浮动栅电极相重叠面积的比可以是10∶6～10∶9。
本发明第二方面的非易失性存储装置包括第一导电型的半导体层，由隔离绝缘层划分出第一区域、第二区域以及第三区域；第一导电型的半导体部，设置在所述半导体层中，用以围住所述第一区域和第二区域；第二导电型的半导体部，设置在所述第三区域的所述半导体层中；绝缘层，设置在所述第一区域～第三区域中的半导体层上方；浮动栅电极，设置在所述绝缘层的上方，并横跨第一区域～第三区域；第二导电型的第一杂质区域，设置在所述第一区域中的所述浮动栅电极下方的半导体层，并起到控制栅的作用；第二导电型的第二杂质区域，设置在所述第二区域中的所述浮动栅电极的侧旁，并成为源极区域或者漏极区域；第一导电型的第三杂质区域，设置在所述第三区域中的所述浮动栅电极的侧旁，并成为源极区域或者漏极区域。
本发明第二方面的非易失性存储装置与第一方面的非易失性存储装置同样，提供的是一种具有新型结构的单层栅极型非易失性存储装置。在第二方面的非易失性存储装置中，设置在第一区域的浮动栅电极下方的第二导电型的第一杂质区域起到控制栅的作用。因此，与整个势阱都作为控制栅的第一方面的非易失性存储装置相比，可以提供一种更有助于小型化的非易失性存储装置。
在这种非易失性存储装置中，所述浮动栅电极和第一～第三区域中的所述半导体层相重叠面积的总和与所述第一区域中的所述第一杂质区域和所述浮动栅电极相重叠面积的比可以是10∶6～10∶9。
图1是示出第一实施方式所涉及的非易失性存储装置的立体示意图。
图2是示出第一实施方式所涉及的非易失性存储装置的平面示意图。
图3(A)为沿图2中的A-A线的剖面图，(B)为沿图2中的B-B线的剖面图，(C)为沿图2中的C-C线的剖面图。
图4是示出本发明第二实施方式所涉及的非易失性存储装置的立体示意图。
图5是示出第二实施方式所涉及的非易失性存储装置的平面示意图。
图6(A)为沿图5中的A-A线的剖面图，(B)为沿图5中的B-B线的剖面图，(C)为沿图5中的C-C线的剖面图。
图7是表示图1、4所示的非易失性存储装置的等效电路的示意图。
图8是表示图1、4所示的非易失性存储装置的制造步骤的示意图。
图9是表示图1、4所示的非易失性存储装置的制造步骤的示意图。
具体实施例方式
下面，参照图1～图3对本实施方式所涉及的非易失性存储装置进行说明。图1是表示作为本实施方式的非易失性存储装置的存储单元C100的立体图，图2是表示存储单元C100的浮动栅电极32及杂质区域的配置的平面图，图3(A)是沿图2中的A-A线的剖面图。图3(B)是沿图2中的B-B线的剖面图。图3(C)是沿图2中的C-C线的剖面图。此外，图1中的X-X线与图2中的X-X线对应。
如图1所示，本实施方式所涉及的存储单元C100设置在P型半导体层10上。半导体层10由隔离绝缘层20划分出第一区域10A、第二区域10B、第三区域10C。在第一区域10A和第三区域10C中设有N型势阱12、14。第一区域10A的N型势阱12起到存储单元C100的控制栅的作用。第二区域10B是用于向后述的浮动栅电极32注入电子的写入部。第三区域10C是用于放出注入到浮动栅电极32中的电子的擦除部。后文将会详述各区域的剖面结构。
在第一区域10A～第三区域10C的半导体层10上设有绝缘层30。在绝缘层30上设有横跨第一～第三区域10A、10B、10C的浮动栅电极32。此外，在第一区域10A中，N型杂质区域40设置在通过隔离绝缘层20与设有浮动栅电极32的区域分隔开的区域上。N型杂质区域40是在写入时用于向作为控制栅的N型势阱12施加电压的接触区域。
在第一区域10A中，如图1和图2所示，在浮动栅电极32的两侧设有P型杂质区域34。同样，在第二区域10B中，在浮动栅电极32的两侧设有N型杂质区域36，在第三区域10C中，在浮动栅电极32的两侧设有P型杂质区域38。
下面，对各区域的剖面结构进行说明。
如图3(A)所示，P沟道型晶体管100A设置在第一区域10A中。P沟道型晶体管100A包括设置在N型势阱12上的绝缘层30；设置在绝缘层30上的浮动栅电极32；设置在N型势阱12内的杂质区域34。杂质区域34成为源极区域或者漏极区域。有关将P沟道型晶体管100A设置在起到控制栅作用的N型势阱12上的优点，将会在后文说明本实施方式的作用效果时说明。
如图3(B)所示，在第二区域10B中，设置了用于对存储单元C100进行写入的N沟道型MOS晶体管100B。N沟道型晶体管100B包括设置在P型半导体层10上的绝缘层30；设置在绝缘层30上的浮动栅电极32；设置在半导体层10内的杂质区域36。杂质区域36成为源极区域或者漏极区域。
如图3(C)所示，P沟道型晶体管100C设置在第三区域10C中。P沟道型晶体管100C包括设置在N型势阱14上的绝缘层30；设置在绝缘层30上的浮动栅电极32；设置在N型势阱14内的杂质区域38。杂质区域38成为源极区域或者漏极区域。
接着，参照图2，对浮动栅电极32与N型势阱12及各种杂质区域34、36、38间的位置关系进行描述。在本实施方式所涉及的非易失性存储装置中，向浮动栅电极32施加根据第一区域10A的浮动栅电极32和N型势阱12之间的电容与第二区域10B的浮动栅电极32和P型半导体层10之间的电容的比的电压。换句话说，施加在浮动栅电极32上的电压的值等于将电容比乘以施加于控制栅的电压而得出的值。因此，为能更有效地进行写入，浮动栅电极32和作为控制栅的N型势阱12相重叠的面积优选大于进行写入的第二区域10B的半导体层10和浮动栅电极32相重叠的面积。就本实施方式的非易失性存储装置而言，如后文所述确定面积。
首先，在第一区域10A中，将浮动栅电极32和作为控制栅的N型势阱12相重叠部分的面积作为第一面积。将第一区域10A～第三区域10C的浮动栅电极32与P型半导体层10相重叠部分的面积的总和作为第二面积。就本实施方式的非易失性存储装置而言，为了确保特定的电容比，可以将面积比(第一面积/第二面积)规定为0.6～0.9。这是因为当面积比小于0.6时，写入/擦除效率会明显下降，而当超过0.9时，控制栅面积会大幅增加。
本实施方式的非易失性存储装置是所谓的单层栅极型非易失性存储装置，其中，N型势阱12起到控制栅的作用，该N型势阱12是设置在第一区域10A的半导体层10上的第一导电型的半导体部，而浮动栅电极32被设置在第一～第三区域10A～C的上方。并且，以设置在第二区域10B的半导体层10上方的浮动栅电极32作为栅电极的MOS晶体管100B成为写入部，以设置在第三区域10C的半导体层10上方的浮动栅电极32作为栅极的MOS晶体管100C成为擦除部。简而言之，本实施方式所涉及的单层栅极型非易失性存储装置具有由沟道的导电性不同的MOS晶体管100B、C分别进行写入和擦除的结构。下面，描述由不同的晶体管100B、C执行写入和擦除的优点。擦除是通过将电压施加于电容耦合小的部分，并将电容耦合大的部分设置为0V，从而利用FN隧道电流去除注入到浮动栅电极32中的电子来进行。在作为现有例列举出的单层栅极型非易失性存储装置中，可以举出由同一MOS晶体管(同一部分)进行写入和擦除的例子。在单层栅极型非易失性存储装置中，由于需要增加控制栅与浮动栅电极之间的电容和写入区域的电容的比，因而将写入区域的电容设计为减少。即，对于具有由同一部分进行写入和擦除结构的单层栅极型非易失性存储装置而言，在进行擦除时，必须对电容耦合小的部分施加用于擦除的大的电压。
但是，尤其是在微型非易失性存储装置的情况下，难以确保对擦除时所施加的电压充足的耐压，而致使MOS晶体管受到破坏。为此，本实施方式的非易失性存储装置由不同的MOS晶体管100B、C来执行写入和擦除，并且不同的MOS晶体管100B、C，其沟道的导电型也不同。设计P沟道型MOS晶体管100C作为进行擦除的MOS晶体管100C。该擦除用MOS晶体管100C形成在N型的势阱14上。因而，可在进行擦除时，施加达到N型势阱14和半导体层10间的接面耐压(junction breakdown voltage，结击穿电压)的电压。因此，与在相同于写入区域的部分进行擦除的情况相比，可以增大擦除电压的耐压，提供一种可靠性提高的非易失性存储装置。
此外，本实施方式的非易失性存储装置在设有控制栅的第一区域10A中设置了夹着浮动栅电极32的P型杂质区域34。即，在N型势阱(控制栅)12上设置了包括绝缘层30、浮动栅电极32、及杂质区域34的P沟道型MOS晶体管100A。在本实施方式的非易失性存储装置中，通过将电压施加于控制栅12，可以向浮动栅电极32施加根据电容比的电压。当向N型势阱12施加电压时，MOS晶体管100A的沟道被感应，从而可防止控制栅耗尽。因此，可以增加电容耦合，并可以提高写入速度。
下文将列举出在第一区域10A设有夹着浮动栅电极32的杂质区域34的其他优点。在本实施方式的单层型非易失性存储装置中，通过将根据电容比的电压施加于第二区域10B的MOS晶体管100B，从而可以利用CHE(沟道热电子)向浮动栅电极32注入电子来进行写入。为此，优选采用能够取得更大电容比的结构。因此，第一区域10A的N型势阱12和浮动栅电极32相重叠的面积与第二区域10B的浮动栅电极32和半导体层10相重叠的面积的比优选为所希望的比。然而，例如，当形成浮动栅电极32的图样时，如果发生掩模未对准，将会使一部分浮动栅电极32位于隔离绝缘层20上。在这种情况下，浮动栅电极32和N型势阱12相重叠的面积将小于所希望的面积。但是，根据本实施方式的非易失性存储装置，由于存在杂质区域34的宽度大小的余量(margin)，所以能够抑制未对准造成的重叠面积的减少，可以获得所希望的电容比。尤其，对于微型装置而言，存在难以抑制未对准的问题，但，可以通过具有夹着浮动栅电极32的杂质区域34，能够确保所希望的重叠面积。
(第二实施方式)接着，参照图4～图6对第二实施方式的非易失性存储装置进行说明。第二实施方式的非易失性存储装置与第一实施方式的非易失性存储装置相比，其不同在于控制栅部的结构。在第二实施方式所涉及的非易失性存储装置中，将设置在浮动栅电极32下边的N型杂质区域作为控制栅，这点与第一实施方式不同。图4是表示作为本实施方式的非易失性存储装置的存储单元C100的立体图，图5是表示存储单元C100的浮动栅电极32和各种杂质区域35、36、38等的布置的平面图，图6(A)是沿图5中的A-A线的剖面图。图6(B)是沿图5中的B-B线的剖面图。图6(C)是沿图5中的C-C线的剖面图。在此，不再赘述与第一实施方式相同的结构及部件。
如图4所示，第二实施方式的非易失性存储装置与第一实施方式所涉及的非易失性存储装置同样，都设在P型半导体层10上。半导体层10由隔离绝缘层20划分出第一区域10A、第二区域10B和第三区域10C。第一区域10A及第二区域10B被设置在P型半导体层10中。第三区域10C被设置在N型势阱14中。与第一实施方式同样，第一区域10A是控制栅部，第二区域10B是写入部，第三区域10C是擦除部。
如图4所示，绝缘层30设置在第一区域10A～第三区域10C的半导体层10上。在绝缘层30上设有横跨第一～第三区域10A～C的浮动栅电极32。在第一区域10A中，如图4，5所示，设有夹着浮动栅电极32的N型杂质区域35。在第二区域10B中，设有夹着浮动栅电极32的P型杂质区域36。在第三区域3B中，设有夹着浮动栅电极32的N型杂质区域38。
接着，参照图6(A)～(C)，对各区域的剖面结构进行说明。
如图6(A)所示，在第一区域10A中，包括设置在P型半导体层10上的绝缘层30；设置在绝缘层30上的浮动栅电极32；设置在浮动栅电极32下边的半导体层10的N型杂质区域42；与杂质区域42相邻设置的N型杂质区域35。N型杂质区域42起到控制栅的作用，杂质区域35则成为与控制栅线电连接并用于向控制栅施加电压的接触部。
如图6(B)所示，在第二区域10B中，设有用于执行写入的N沟道型晶体管100B。N沟道型晶体管100B包括设置在P型半导体层10上的绝缘层30；设置在绝缘层30上的浮动栅电极32；以及设置在半导体层10中的杂质区域36。杂质区域36成为源极区域或者漏极区域。
如图6(C)所示，在第三区域10C中，设有P沟道型晶体管100C。P沟道型晶体管100C包括设置在N型势阱14上的绝缘层30；设置在绝缘层30上的浮动栅电极34；以及设置在N型势阱14中的杂质区域38。杂质区域38成为源极区域或者漏极区域。
此外，就第二实施方式的非易失性存储装置而言，浮动栅电极32和杂质区域42相重叠的面积(第一面积)与第一区域10A～第三区域10C的浮动栅电极32和半导体层10相重叠的面积的总和(第二面积)的比优选为6∶10～9∶10。如果第一面积和第二面积的比落在上述范围内，那么就可以提供具有所希望电容比的非易失性存储装置。
根据本实施方式第二方面的非易失性存储装置，提供的是一种不但具有与第一方面的非易失性存储装置同样的优点，而且还提高了工作性能的单层栅极型非易失性存储装置。并且，在第二方面的非易失性存储装置中，第一区域10A的浮动栅电极32下边的N型第一杂质区域42起到控制栅的作用。因此，与整个N型势阱12都作为控制栅的第一方面的非易失性存储装置相比，可以提供更为小型的非易失性存储装置。
此外，在第一区域10A中，设有夹着浮动栅电极32的N型杂质区域35。因此，与第一实施方式同样，形成浮动栅电极32时，能够抑制掩模的未对准所造成的电容的降低。由此，可以提供性能良好的非易失性存储装置。
下面，对第一及第二实施方式所涉及的非易失性存储装置的工作方法进行说明。图7是表示第一及第二实施方式所涉及的非易失性存储装置的等效电路的示意图。虽然没有在图1～3及图4～6中特意示出，但本实施方式的非易失性存储器还设有选择晶体管。如图7所示，选择晶体管的栅电极与字线电连接，而漏极区域则与位线电连接。并且，源极区域与写入区域的MOS晶体管100B的漏极区域36电连接。写入区域的晶体管的源极区域连接到地线。
首先，就写入动作进行说明。写入动作是通过利用CHE(沟道热电子)将电子注入到第二区域10B的N沟道型晶体管的浮动栅电极32中来进行。将8V的电压施加到作为控制栅的N型势阱12上，并通过选择晶体管将8V的电压施加到第二区域的MOS晶体管100B的漏极区域。通过在N型势阱12上施加8V的电压，就能够将大约7.2V的电压施加到浮动栅电极32上。由此，便可以在第二区域10B的MOS晶体管100B的漏极区域36附近产生热电子。于是，将该热电子注入到浮动栅电极32中，以此来执行写入。
然后，说明如何进行读取。在已将电子注入到其浮动栅电极32中(已进行写入)的非易失型存储装置中，读取时，利用MOS晶体管100B的阈值的变动。例如，通过将预置电压施加于作为控制栅的N型势阱12及MOS晶体管100B的漏极区域36，判断电流是否流入MOS晶体管100B或者判断电压的增与减，以此来进行读取。
接着，说明如何进行擦除。进行擦除时，在作为控制栅的N型势阱12处于接地的状态下，例如将18V的电压施加于擦除用MOS晶体管100C的漏极区域38，从而利用FN隧道电流将电子从浮动栅电极32中去除。
下面，对上述非易失性存储装置的制造方法进行说明。在后文的制造方法的描述中，先就第一实施方式所涉及的非易失性存储装置进行说明，然后再就第二实施方式的非易失性存储装置的制造方法中的不同点进行说明。
首先，如图8所示，在半导体层10的预定区域形成隔离绝缘层20。在本实施方式的半导体装置中，使用的是P型半导体层10。隔离绝缘层20的形成采用公知的LOCOS(硅的局部氧化)法或STI(浅沟槽隔离)法来进行。图8所示的是采用STI法形成隔离绝缘层20的情况。通过隔离绝缘层20划分出第一区域10A、第二区域10B以及第三区域10C。此外，虽然没在图8中示出，但也划分出了选择晶体管形成区域。
接着，如图8所示，在第一区域10A中形成N型势阱12，在第三区域10C中形成N型势阱14。有关N型势阱12、14的形成，是通过在形成覆盖第一区域10A以及第三区域10C之外区域的掩模层(未图示)后，导入N型杂质来进行。形成于第一区域10A中的N型势阱12起到控制栅的作用。此外，有必要的话，也可以在第二区域中形成P型势阱(未图示)。在形成P型势阱时，可以先形成P型或者N型势阱12、14的任一个。
接着，如图9所示，在第一区域10A、第二区域10B以及第三区域10C的半导体层10上形成绝缘层30。例如，可以通过热氧化法形成绝缘层30。
接着，如图9所示，在绝缘层30上形成浮动栅电极32。浮动栅电极32是通过在半导体层10的上方例如形成由多晶硅层构成的导电层(未图示)，并图案化该导电层而形成。此时，第一区域10A内的N型势阱12和浮动栅电极32相重叠的面积与第一区域10A～第三区域10C的半导体层10和浮动栅电极32相重叠的面积的总和的比为6∶10～9∶10。
接着，参照图1所示，将浮动栅电极32作为掩模，形成成为源极区域或者漏极区域的杂质区域。在第一区域10A以及第三区域10C中，形成P型杂质区域34、38，在第二区域10B中，形成N型杂质区域36。首先，P型杂质区域34、38是通过形成抗蚀层等掩模层，用以覆盖第二区域10B，并将浮动栅电极32作为掩模，导入P型杂质而形成。接着，N型杂质区域36是通过形成抗蚀层等掩模层，用以覆盖第一及第三区域10A、10C，并将浮动栅电极32作为掩模，导入N型杂质而形成。
此外，有关未图示的选择晶体管的绝缘层、栅电极、源极区域及漏极区域的形成，能以与上述形成绝缘层30、形成浮动栅电极32、及形成各种杂质区域相同的步骤进行。
第一实施方式所涉及的非易失性存储装置通过上述步骤便可以制造。下面，着重描述第二实施方式所涉及的非易失性存储装置的制造方法中，与上述制造方法相异的点。首先，形成隔离绝缘层，划分出第一区域10A、第二区域10B及第三区域10C。接着，在第三区域10C中形成N型势阱14(参照图4)。如果需要，也可以形成P型势阱(未图示)，用以围住第一区域10A以及第二区域10B。然后，形成绝缘层30以及浮动栅电极32。随后，在第三区域10C中，形成夹着浮动栅电极32的P型杂质区域38，在第一区域10A以及第二区域10B中，形成N型杂质区域35、36。由此，便可以制造第二实施方式的非易失性存储装置。
从上述的制造步骤可以看出，本实施方式的非易失性存储装置可采用与通常的CMOS晶体管制造工艺相同的步骤来制造。因此，无需经过复杂的步骤就可以制造。而且，还具有可与由MOS晶体管构成的IC在同一衬底(半导体层)上形成的优点。
此外，本发明并不限于上述实施方式，在本发明的主旨范围内还可作出多种变形。例如，作为浮动栅电极32的形状，例举出了如图1或图4所示的形状，但，只要能确保所希望的电容耦合比，浮动栅电极32的形状也并不限定于此。而且，本发明的非易失性存储装置还可用作用于调整液晶面板的非易失性存储装置。当将本发明的非易失性存储装置作为用于调整液晶面板的非易失性存储装置使用时，其可采用通常的CMOS晶体管制造工艺来形成，所以具有能与液晶显示驱动器IC同时形成的优点。因此，在不增加制造步骤的情况下，便可以提供一种具有优良性能的非易失性存储装置的显示用驱动器IC。
此外，在使用本发明实施方式的非易失性存储装置构成存储单元阵列时，考虑到面积效率，还可以进行镜面配置而构成存储单元阵列。
符号说明10半导体层10A第一区域10B第二区域10C第三区域12、14N型势阱20隔离绝缘层30绝缘层32浮动栅电极34、38P型杂质区域35、36、40N型杂质区域100A、B、C MOS晶体管
权利要求
1.一种非易失性存储装置，包括第一导电型的半导体层，由隔离绝缘层划分出第一区域、第二区域及第三区域；第二导电型的半导体部，设置在所述第一区域中，并起到控制栅的作用；第一导电型的半导体部，设置在所述第二区域中；第二导电型的半导体部，设置在所述第三区域中；绝缘层，设置在所述第一区域～第三区域中的半导体层上方；浮动栅电极，设置在所述绝缘层上方，并横跨所述第一区域～第三区域；第一导电型的杂质区域，设置在所述第一区域中的所述浮动栅电极的侧旁；第二导电型的杂质区域，设置在所述第二区域中的所述浮动栅电极的侧旁，并成为源极区域或者漏极区域；第一导电型的杂质区域，设置在所述第三区域中的所述浮动栅电极的侧旁，并成为源极区域或者漏极区域。
2.根据权利要求1所述的非易失性存储装置，所述第二导电型的半导体部是N型势阱。
3.根据权利要求1或2所述的非易失性存储装置，所述浮动栅电极和第一区域～第三区域中的所述半导体层相重叠面积的总和与所述第一区域中的所述半导体部和所述浮动栅电极相重叠面积的比为10∶6～10∶9。
4.一种非易失性存储装置，包括第一导电型的半导体层，由隔离绝缘层划分出第一区域、第二区域以及第三区域；第一导电型的半导体部，设置在所述半导体层中，用以围住所述第一区域和第二区域；第二导电型的半导体部，设置在所述第三区域的所述半导体层中；绝缘层，设置在所述第一区域～第三区域中的半导体层上方；浮动栅电极，设置在所述绝缘层的上方，并横跨第一区域～第三区域；第二导电型的第一杂质区域，设置在所述第一区域中的所述浮动栅电极下方的半导体层，并起到控制栅的作用；第二导电型的第二杂质区域，设置在所述第二区域中的所述浮动栅电极的侧旁，并成为源极区域或者漏极区域；第一导电型的第三杂质区域，设置在所述第三区域中的所述浮动栅电极的侧旁，并成为源极区域或者漏极区域。
5.根据权利要求4所述的非易失性存储装置，还包括第四杂质区域，设置在所述第一区域中的所述浮动栅电极的侧旁，并且杂质浓度高于所述第一杂质区域。
6.根据权利要求4或5所述的非易失性存储装置，所述浮动栅电极和第一区域～第三区域中的所述半导体层相重叠面积的总和与所述第一区域中的所述第一杂质区域和所述浮动栅电极相重叠面积的比为10∶6～10∶9。
全文摘要
本发明涉及单层栅极型非易失性存储装置，尤其提供写入及擦除等工作性能优越的非易失性存储装置，其包括由隔离绝缘层划分出第一区域、第二区域及第三区域的第一导电型半导体层；设置在第一区域，起到控制栅作用的第二导电型半导体部；设置在第二区域的第一导电型半导体部；设置在第三区域的第二导电型半导体部；设置在第一～第三区域的半导体层上方的绝缘层；设置在绝缘层上方，横跨第一～第三区域的浮动栅电极；设置在第一区域的浮动栅电极侧旁的第一导电型杂质区域；设置在第二区域的浮动栅电极的侧旁，成为源极区域或漏极区域的第二导电型杂质区域；设置在第三区域的浮动栅电极的侧旁，成为源极区域或漏极区域的第一导电型杂质区域。
文档编号H01L29/788GK1716611SQ20051007667
公开日2006年1月4日 申请日期2005年6月13日 优先权日2004年6月14日
发明者前村公博, 小平觉, 小林等 申请人:精工爱普生株式会社