专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种利用焊料将半导体芯片(以下称芯片)电连接到作为外部端子的框架上的半导体器件，并涉及其表面层叠电极结构及半导体器件的制造方法。
背景技术：
肖特基势垒二极管(SBD)和齐纳二极管等，大多在靠近金属表面处具有结(junction)。在这些半导体器件的产品组中，已存在以表面上的层叠电极夹持铝(Al)层的现有技术(专利文献1、专利文献2)。这些现有的半导体器件具有如下的问题。
(1)说明现有方式的金属结构的肖特基势垒二极管(低VF-SBD及低IR-SBD)的情况。
当在硅半导体衬底表面上形成肖特基金属(一般地，使用V、Ti等高熔点金属)时，与此二极管一起连续形成其保护膜(通常为与肖特基金属相同的Mo等高熔点金属等)。这是为了当从金属膜的构图工序向热处理工序(以规定的φB＝功函数来控制肖特基金属为目的来进行)进行加工时，此热处理工序时的损害不会对肖特基面造成影响，从而进行加工。
接着，去除此热处理时形成的保护膜上的氧化膜，形成焊接用金属层(由Ni层和V或Ti层的两层结合材料-Ni层构成，由与组装焊料的接合材料-Au或Ag(银)层构成，由Ni氧化防止膜构成)，完成此构图后的芯片，最终使表面金属成为3层至5层的结构。然后，将芯片表背和上下框架(衬底上或带上的导电性金属)，用组装焊料进行接合而完成。
此构造中，通常具有组装焊料薄的部分时，由上下框架组装时的骤热、使用方安装时的骤热、和市场环境温差带来的框架应力都容易直接施加在芯片表面，基于此原因产生的对表面结的应力，因此就会担心产生结破坏。
(2)接着，说明含有浅结芯片产品(Xj＝3μm以下低压额定电压二极管等)的pn结芯片产品的情况。
制造此产品时，首先，在硅半导体衬底的表面结上形成焊接用金属层(由V或Ti层构成，由与硅的结合材料-Ni层构成，由与组装焊料的结合材料-Au或Ag层构成，由Ni氧化防止膜构成)，完成此构图后的芯片，最终使表面金属成为3层结构。此后，将组装时的芯片表背和上下框架(衬底上或带上的导电性金属)，用组装焊料进行接合而完成。
即使是上述结构，通常也会存在组装焊料薄的部分，当组装上下框架时的骤热、使用方安装时的骤热、和市场环境温差带来的框架应力都容易直接施加在芯片表面，基于此原因产生的对表面结的应力，就会担心产生结破坏。
日本特开2000-114302号公报[专利文献2]日本特开昭63-289956号公报发明内容根据本发明的一种方式，提供一种半导体器件，其特征在于，包括半导体芯片，其中该半导体芯片具有半导体衬底和焊接用金属层，该焊接用金属层包括设置在上述半导体衬底主面上且形成上述半导体衬底和肖特基结的第一金属层，设置在上述第一金属层上且以铝为主要成分的第二金属层，设置在上述第二金属层上且以钼和钛为主要成分的第三金属层，和形成在上述第三金属层上且至少包含Ni、Fe、Co中的任意一种的第四金属层；第一框架；在上述焊接用金属层上设置且接合上述半导体芯片和上述第一框架的焊料层；以及与上述半导体芯片的背面相接合的第二框架。
根据本发明的另一种方式，提供一种半导体器件，其特征在于，包括半导体芯片，其中该半导体芯片具有形成在主面的表面区域上且具有构成pn结的扩散区的半导体衬底和焊接用金属层，该焊接用金属层包括设置在上述半导体衬底的上述主面上且以铝为主要成分的第一金属层、设置在上述第一金属层上且以钼和钛为主要成分的第二金属层、以及形成在上述第二金属层上且至少包含Ni、Fe、Co中的任意一种的第三金属层；第一框架；在上述焊接用金属层上设置且接合上述半导体芯片和上述第一框架的焊料层；以及与上述半导体芯片的背面相接合的第二框架。
此外，根据本发明的再一种方式，提供一种半导体器件的制造方法，其特征在于，包括形成层叠体的工序，该层叠体至少包含在半导体衬底主面上，形成上述半导体衬底和肖特基结的第一金属层、以铝为主要成分的第二金属层、以及以钼和钛为主要成分的第三金属层；按规定形状构图上述层叠体的工序；在上述构图的层叠体的半导体衬底主面上形成焊接用金属层的工序，该焊接用金属层至少包含Ni、Fe、Co中的任意一种；按照与上述层叠体相同的图形形状构图上述焊接用金属层的工序；切断构图上述层叠体和上述焊接用金属层的半导体衬底并形成多个上述半导体芯片的工序；以及利用在上述半导体芯片主面的上述焊接用金属层上形成的至少一层的焊料层，接合上述半导体芯片和第一框架，并且接合上述半导体芯片的背面和第二框架的工序。
图1A～C是根据本发明的实施例1的低VF型肖特基势垒二极管的截面图及平面图和芯片的截面图。
图2A～D是根据本发明的实施例1的从硅半导体衬底切出芯片之前的工序的截面图，说明了将作为外部端子的上框架焊接到芯片上时所使用的表面层叠电极结构的形成方法图。
图3A～E是根据本发明的实施例2的从硅半导体衬底切出芯片之前的工序的截面图，说明了将作为外部端子的上框架焊接到芯片上时所使用的表面层叠电极结构的形成方法图。
图4A～E是根据本发明的实施例3的从硅半导体衬底切出芯片之前的工序的截面图，说明了将作为外部端子的上框架焊接到芯片上时所使用的表面层叠电极结构的形成方法图。
图5A～C是根据本发明的实施例4的不包含浅结芯片的双极晶体管和MOS晶体管等pn结产品的截面图和平面图以及芯片的截面图。
图6A～D是根据本发明的实施例4的从硅半导体衬底切出芯片之前的工序的截面图，说明了将作为外部端子的上框架焊接到芯片上时所使用的表面层叠电极结构的形成方法图。
具体实施例方式
下面，参照实施例来说明用于实施本发明的最佳实施方式。
(实施例1)首先，参照图1及图2来说明实施例1。
图1是低VF型肖特基势垒二极管的截面图和平面图以及芯片1的截面图。
此外，图2是说明将作为外部端子的上框架焊接到芯片上时所使用的表面层叠电极结构的形成方法的工序截面图。即，图2为从硅半导体衬底切出芯片之前的工序的截面图。
如图1所示，芯片1由作为外部端子的上框架3及下框架5所夹持，并通过焊料层2、4与上下框架接合。并且，上下框架3、5及芯片1用环氧树脂等树脂密封体6来进行树脂密封(图1)。由上下框架3、5所夹持的芯片1，为了与上框架3焊接，而在芯片1的表面上，形成包含肖特基金属层的层叠电极结构7(图2)。
在构成此实施例的半导体衬底10的各芯片之上，形成层叠电极结构，该层叠电极结构包括由V或Ti膜构成且膜厚0.1～0.3μm的肖特基金属层(第一层)11、作为肖特基金属的保护膜的膜厚0.1～0.4μm的Mo或Ti层(第二层)12、作为缓冲膜使用的保护膜的膜厚0.5～1.0μm的Al层(第三层)13、作为铝的保护膜的膜厚0.1～0.4μm的Mo层(第四层)14、作为焊接用的第一层的膜厚0.02～0.05μm的V或Ti层(第五层)15、作为焊接用的第二层的与焊料接合的接合材料的膜厚0.1～0.4μm的Ni层(第六层)16以及作为焊接用的第三层的Ni氧化防止膜的膜厚0.03～0.2μm的Au或Ag或Pt或它们的合金层(第七层)17。其中的一层是肖特基金属11，其上的三层15、16、17构成了用于与焊料接合的接合用金属层8。
接着，说明图2所示的半导体器件的制造方法。
首先，在由硅等构成且最终按芯片状切断的半导体衬底10上，使用现有的方法层叠V或Ti等构成的肖特基金属11、作为肖特基金属的保护膜的Mo或Ti层12、作为缓冲膜使用的保护膜即Al层13、作为铝的保护膜的Mo层14这四层金属层(图2(A))。
接着，利用湿法蚀刻等构图，在半导体衬底10的各芯片形成区上放置这些金属层，来形成这些被层叠的金属层11～14。此后，为了烧结肖特基金属，而热处理半导体衬底10(图2(B))。
接着，去除通过热处理而形成的Mo层14的表面上形成的氧化膜，在包含Mo层14的半导体衬底10上形成焊接用金属层8。此焊接用金属层8由V或Ti层15、作为与焊料接合的接合材料的Ni层16、作为Ni氧化防止膜的Au或Ag层17的三层构成。
接着，利用湿法蚀刻等构图，在半导体衬底10的各芯片形成区上放置这些金属层，来形成这些被层叠的金属层15～17。由于蚀刻对各金属层的每层进行，所以总计进行三次蚀刻处理(图2(C+))。
接着，在半导体衬底10的背面形成背面金属层9。
然后，沿由虚线所示的芯片形成区，切割半导体衬底10，形成具有层叠电极结构的多个芯片(图2(D))。
接着，利用焊料在该芯片1上安装上下框架3、5，以形成半导体器件(参照图1)。
利用上述现有技术，在肖特基金属上，仅设置保护此肖特基金属的Mo层。相对于此，在此实施例中，进一步追加形成由Al层及该Al层上的Mo层构成的保护膜，从而形成七层的层叠电极结构7。
在此实施例中，铝层13发挥缓冲应力的作用。即，相对于组装半导体器件时的焊料应力、使用方安装半导体器件时的骤热应力、来自市场实际使用环境时的温差的应力，以柔软的铝为缓冲材料就能够缓减对肖特基金属的应力。
此外，Mo具有所谓的难于与V和Ti形成金属间化合物的性质。即，通过在Al层13之上层叠Mo层14，就能够防止在与其上的V或Ti层15之间形成金属间化合物。作为此结果，就能够获得不会因为形成金属间化合物而引起的电性能劣化(VF损失)，且不会产生因对肖特基金属的应力而引起的结破坏等情形的半导体器件。
此外，通过在芯片整个面上增加厚的铝层13，使电流扩展到整个芯片区，具有减少VF损失和提高抗电流电涌(过电流破坏承受量)的效果。其结果，就能够获得可制造并销售具有高产品合格率、高可靠性、高性能且在顾客和市场上不存在不合格担心的半导体器件。
另一方面，现在各公司有关对策中的完全无铅(无铅器件化)，主要使用Sn类的焊料，来代替Pb类焊料。于是，在使用Sn类焊料情况下，就会增大应力。为了缓减此应力，本实施例的Al-Mo结构就能够发挥缓减应力的作用。特别地，在使用环境温度要求严格的车载用途等的半导体器件中，能够期待显著的效果。
在上述层叠电极结构中，为了保护肖特基金属而形成的第二层的金属层(Mo或Ti)12，是按照要求而形成的金属层，在本发明中不是必须的构成材料。在作为第四层的保护膜的Mo层上形成的第五层的V或Ti层是按照要求而形成的金属层，在本发明中不是必须的构成材料。
作为与第五层的焊料接合的接合材料的Ni层，不限于此材料，在该实施例中，除了Ni层以外，还可以是用Co层或Fe层。另外，在此实施例中，可以使第三层的Al层的膜厚比第一层(肖特基金属)、第二层(肖特基金属的保护膜)及第四层(铝的保护膜)的膜厚更厚。再有，Al层可以具有其上下的金属层的膜厚的2倍以上的厚度。
在此实施例中，构图四层的层叠金属层后，为了烧结肖特基金属11而热处理半导体衬底10(参照图2(B))，这是为了控制φB(肖特基部的功函数)而进行的处理。此外，根据此实施例，在半导体衬底上形成第一层至第七层(可以不层叠第五层)，以形成层叠电极结构，由此就能够构图第六层和第七层。此外，根据此实施例，在半导体衬底上连续形成第一层至第七层(可以不层叠第五层)，以形成层叠电极结构，由此就能够在构图此结构后进行热处理。
(实施例2)接着，参照图3来说明实施例2。
图3A～3B是说明将作为外部端子的上框架焊接到芯片上时所使用的表面层叠电极结构的形成方法的工序截面图。即，图3A～3B表示从硅半导体衬底切出芯片之前的工序。
此外，图3E是已完成的芯片1的截面图。
在本实施例中使用的半导体器件是低IR型的肖特基势垒二极管。由于安装作为外部端子的框架的结构是按图1所示进行的，所以省略其说明。
在构成此实施例的半导体衬底10的各芯片上，形成层叠电极结构27，层叠电极结构27由以下构成由V或Ti膜构成的膜厚0.1～0.5μm的肖特基金属层(第一层)21、作为缓冲膜使用的保护膜的膜厚0.5～1.0μm的Al层(第二层)22、保护铝的膜厚0.1～0.5μm的Mo层(第三层)23、焊接用的第一层的膜厚0.02～0.05μm的V或Ti层(第四层)24、作为第二层的焊接用之中与焊料接合的接合材料的膜厚0.1～0.4μm的Ni层(第五层)25、及作为焊接用的第三层的Ni氧化防止膜的膜厚0.03～0.2μm的Au或Ag或Pt或它们的合金层(第六层)26。其中的一层是肖特基金属21，其上的三层24、25、26构成与焊料接合的接合用金属层28。
接着，说明图3所示的半导体器件的制造方法。
首先，在由硅等构成的最终按芯片状切断的半导体衬底10上，使用现有的方法等，层叠V或Ti等构成的肖特基金属21、作为缓冲膜使用的保护膜的Al层22、作为铝的保护膜的Mo层23的三层金属层(图3(A))。
接着，如下形成被层叠的金属层21～23利用湿法蚀刻等构图，在半导体衬底10的各芯片形成区上，装配这些金属层21～23。此后，为了烧结肖特基金属，而热处理半导体衬底10(图3(B))。
接着，去除通过热处理而形成的Mo层23的表面上形成的氧化膜后，在包含Mo层23的半导体衬底10上形成焊接用金属层28。此焊接用金属层28由V或Ti层24、作为与焊料接合的接合材料的Ni层25、作为Ni的氧化防止膜的Au或Ag或Pt层26的三层构成。
接着，如下形成被层叠的金属层24～26利用湿法蚀刻等构图，在半导体衬底10的各芯片形成区上，装配这些金属层。由于对各金属层的每一层进行蚀刻，所以总计进行三次蚀刻处理(图3(C))。
接着，在半导体衬底10的背面上形成背面金属层9。并且，沿由虚线所示的芯片形成区，切割半导体衬底10，形成具有层叠电极结构的多个芯片(图3(D))。
接着，通过焊料，在此芯片1上安装上下框架3、5，以形成半导体器件(参照图1)。
在本实施例中，追加形成上述现有技术中没有的、肖特基金属上的Al层及Al层上的Mo层构成的保护膜，以形成六层的层叠电极结构。
在本实施例中，利用这种结构，以柔软的铝为缓冲材料，就能够缓减对组装半导体器件时的焊料应力、使用方安装半导体器件时的骤热应力、来自市场实际使用环境时温差的应力对肖特基金属的应力。并且，通过在Al层上层叠Mo层，利用在Mo～V或Ti层间难于形成金属间化合物，就能够获得一种半导体器件，其电性能不劣化(VF损失)，且不产生因对肖特基金属的应力而产生的结破坏等。
此外，通过在芯片整个面上加装厚的铝层，使电流扩展到整个芯片区，就具有减少VF损失和提高抗电流电涌(过电流破坏承受量)的效果，就能够获得可制造并销售具有高产品合格率、高可靠性、高性能且在顾客和市场上没有不合格担心的半导体器件。
另一方面，现在各公司关于对策中的完全无Pb(无铅器件化)，主要使用Sn类的焊料，来代替Pb类焊料。于是，在使用Sn类焊料情况下，就会增大应力。为了缓减此应力，本实施例的Al-Mo结构就能够发挥缓减应力的作用。特别地，在使用环境温度要求严格的车载用途等的半导体器件中，能够期待显著的效果。
在作为第三层的保护膜的Mo层上形成的第四层的V或Ti层是按照要求而形成的金属层，在本发明中不是必须的构成材料。
作为与第五层的焊料接合的接合材料的Ni层，不限于此材料，在此实施例中，除Ni层以外，还可以使用Co层或Fe层。此外，可以使第二层的Al层的膜厚比第一层(肖特基金属)及第四层(铝的保护膜)的膜厚更厚。再有，Al层可以具有其上下的金属层的膜厚的2倍以上的厚度。
在此实施例中，构图三层的层叠金属层之后，为了烧结肖特基金属11而热处理半导体衬底10(参照图3(B))，这是为了控制φB(肖特基部的功函数)而进行的加工。
根据此实施例中由六层构成的层叠金属层27的形成方法，形成焊接用的Ni层(第五层)和其Ni氧化防止用的Au或Ag或Pt或它们的合金膜(第六层)，由此，就能够构图第五层和第六层。
再有，根据此实施例的层叠金属层27的形成方法，在Mo层上顺序形成V或Ti层(第四层)，作为与焊料接合的接合材料的Ni层(第五层)和用于Ni氧化防止用的Au或Ag或Pt或它们的合金膜(第六层)，此后，就能够实施构图第四层以至第六层的方法。
此外，根据此实施例的层叠金属层27的形成方法，不使用在Mo层上形成的第四层的V或Ti层，连续形成肖特基金属(第一层)、Al层(第二层)、Mo或Ti层(第三层)、Ni层(第四层)、Au或Ag或Pt或它们的合金膜(第五层)共五层，此后构图层叠金属层之后，实施进行热处理的加工。
此外，根据本实施例，在半导体衬底上连续形成第一层至第七层(可以不层叠第五层)，以形成层叠电极结构，由此就能够在构图此结构后进行热处理。
(实施例3)接着，参照图4来说明实施例3。
图4是说明将作为外部端子的上框架焊接到芯片上时所使用的表面层叠电极结构的形成方法的工序图。即，图4是从硅半导体衬底切出芯片之前的工序截面图。
例如，在本实施例中说明的半导体器件是作为齐纳二极管等低耐压恒定电压二极管的浅结芯片。由于安装作为外部端子的框架的结构是按图1所示进行，所以省略其说明。
在构成此实施例的半导体衬底10的各芯片上，形成层叠电极结构37，层叠电极结构37由以下构成由作为尖峰信号防止用保护膜的Mo或Ti膜构成的膜厚0.1～0.5μm的Mo或Ti层(第一层)31、作为缓冲膜使用的保护膜的膜厚0.5～1.0μm的Al层(第二层)32、保护铝的膜厚0.1～0.5μm的Mo或Ti层(第三层)33、作为焊接用的第一层的膜厚0.02～0.05μm的V或Ti层(第四层)34、作为第二层焊接用之中的与焊料接合的接合材料的膜厚0.1～0.4μm的Ni层(第五层)35、及作为焊接用的第三层的Ni氧化防止膜的膜厚0.03～0.2μm的Au或Ag或Pt或它们的合金层(第六层)36。在此层叠电极结构37之内的上面三层34、35、36构成与焊料接合的接合用金属层38。在半导体衬底10的表面的浅区域中形成扩散层10a，与衬底构成浅结。
接着，说明图4所示的半导体器件的制造方法。
首先，在由硅等构成的最终按芯片状切断的半导体衬底10上，使用现有的方法层叠尖峰信号防止用保护膜的Mo或Ti层31、作为缓冲膜使用的保护膜的Al层32、作为铝的保护膜的Mo或Ti层33的三层金属层(图4(A))。
接着，如下形成这些被层叠的金属层31～33利用湿法蚀刻等构图，在半导体衬底10的各芯片形成区上，装配这些金属层。此后，为了烧结肖特基金属，而热处理半导体衬底10(图4(B))。
接着，去除通过热处理而形成的Mo层33的表面上形成的氧化膜，在包含Mo层33的半导体衬底10上，形成焊接用金属层38。此焊接用金属层38由V或Ti层34、作为与焊料接合的接合材料的Ni层35、作为Ni的氧化防止膜的Au或Ag或Pt层36的三层构成。
接着，如下形成这些被层叠的金属层34～36利用湿法蚀刻等构图，在半导体衬底10的各芯片形成区上，装配这些金属层。由于对每一层金属层进行蚀刻，所以总计进行三次蚀刻处理(图4(C))。
接着，在半导体衬底10的背面上形成背面金属层9。并且，沿由虚线所示的芯片形成区，切割半导体衬底10，形成具有层叠电极结构37的多个芯片(图4(D))。接着，通过焊料，在此芯片1上安装上下框架3、5，以形成半导体器件(参照图1)。
在上述现有技术中，在肖特基金属上，仅设置保护肖特基金属的Mo层，但在此实施例中，进一步追加形成由Al层及Al层上的Mo层构成的保护膜，以形成六层的层叠电极结构。
在本实施例中，利用这种结构，相对于组装半导体器件时的焊料应力、使用方安装半导体器件时的骤热应力、来自市场实际使用环境时的温差的应力，以柔软的铝为缓冲材料就能够缓减对肖特基金属的应力。并且，通过在Al层上层叠Mo层，利用在Mo～V或Mo～Ti层间难于形成金属间化合物，就能够获得电性能不劣化(VF损失)、且不产生因对肖特基金属的应力而产生的结破坏等的半导体器件。
此外，通过在芯片整个面上加装厚的铝层，使电流扩展到整个芯片区，具有减少VF损失和提高抗电流电涌(过电流破坏承受量)的效果。其结果，就能够制造并销售具有高产品合格率、高可靠性、高性能且在顾客和市场上没有不合格担心的半导体器件。
另一方面，现在各公司关于对策中的完全无Pb(无铅器件)，主要使用Sn类的焊料，来代替Pb类焊料。于是，在使用Sn类焊料情况下，就会增大应力。为了缓减此应力，本实施例的Al-Mo结构就能够发挥缓减应力的作用。特别地，在使用环境温度要求严格的车载用途等的半导体器件中，能够期待显著的效果。
根据本实施例的半导体器件，能够使作为缓减应力和分散电流用途的Al层层叠得比位于Al层两侧的两层厚度更加显著的厚度。此Al层可以具有Al层两侧的两层厚度的2倍或2倍以上的厚度。
根据形成本实施例的半导体器件的方法，就能够采用形成焊接用的Ni层(第四层)和其Ni氧化防止用的Au或Ag或Pt或它们的合金膜(第五层)，构图此第四层和第五层的方法。
(实施例4)接着，参照图5及图6来说明实施例4。
图5是不包含浅结芯片的双极晶体管和MOS晶体管等pn结产品的截面图和平面图以及芯片1的截面图。
此外，图6是说明将作为外部端子的上框架焊接到芯片上时所使用的表面层叠电极结构的形成方法的工序截面图。即，图6是从硅半导体衬底切出芯片的工序截面图。
如图5所示，芯片1由作为外部端子的上框架3及下框架5所夹持，并通过焊料层2、4与上下框架粘接。并且，上下框架3、5及芯片1用环氧树脂等树脂密封体6来进行树脂密封。由上下框架3、5所夹持的芯片1为了和上框架3焊接，在芯片1的表面上形成包含肖特基金属层的层叠电极结构(图5C)。
在构成此实施例的半导体衬底10的各芯片上，形成层叠电极结构47，层叠电极结构47由以下构成作为缓冲膜使用的保护膜的膜厚0.5～1.0μm的Al层(第一层)41、作为铝的保护膜的膜厚0.1～0.4μm的Mo或Ti层(第二层)42、作为焊接用的第一层的膜厚0.02～0.05μm的V或Ti层(第三层)43、作为焊接用的第二层的与焊料接合的接合材料的膜厚0.1～0.4μm的Ni层(第四层)44、及作为焊接用的第三层的Ni氧化防止膜的膜厚0.03～0.2μm的Au或Ag或Pt或它们的合金层(第五层)45。在此层叠电极结构47之内的上面三层43、44、45构成与焊料接合的接合用金属层48。在半导体衬底10的表面区域形成扩散层10b，在扩散层10b与衬底之间构成pn结。
接着，说明图6所示的半导体器件的制造方法。
首先，在由硅等构成的最终按芯片状切断的半导体衬底10上，使用现有的方法，层叠作为缓冲膜使用的保护膜即Al层41、作为铝的保护膜的Mo或Ti层42的二层金属层(图6(A))。
接着，如下形成这些被层叠的金属层41、42利用湿法蚀刻等构图，在半导体衬底10的各芯片形成区上，装配这些金属层。此后，热处理半导体衬底10(图6(B))。
接着，去除通过热处理而形成的Mo或Ti层42的表面上形成的氧化膜后，在包含Mo层42的半导体衬底10上，形成焊接用金属层48。此焊接用金属层48由V或Ti层43、作为与焊料接合的接合材料的Ni层44、作为Ni的氧化防止膜的Au或Ag或Pt层45的三层构成。
接着，如下形成被层叠的金属层44～46利用湿法蚀刻等构图，在半导体衬底10的各芯片形成区上，装配这些金属层。由于对每一层金属层进行蚀刻，所以总计进行三次蚀刻处理(图6(C))。
接着，在半导体衬底10的背面上，形成背面金属层9。并且，沿由虚线所示的芯片形成区，切割半导体衬底10，形成具有层叠电极结构47的多个芯片(图6(D))。
接着，通过焊料，在此芯片1上安装上下框架3、5，以形成半导体器件(参照图5)。
在上述现有技术中，在肖特基金属上，仅设置保护肖特基金属的Mo层，但在此实施例中，进一步追加形成由Al层及Al层上的Mo层构成的保护膜，以形成六层的层叠电极结构。
在本实施例中，利用具有Al层及Al层上的Mo层的结构，以柔软的铝为缓冲材料，就能够缓减组装半导体器件时的焊料应力、使用方安装半导体器件时的骤热应力、及来自市场实际使用环境时的温差的应力对肖特基金属的应力。并且，通过在Al层上层叠Mo层，利用在Mo～V间或Mo～Ti间难于形成金属间化合物，就能够获得电性能不劣化(VF损失)、且不会产生因对肖特基金属的应力而产生的结破坏等的半导体器件。
此外，通过在芯片整个面上加装厚的铝层，使电流遍布到整个芯片区，具有减少VF损失和提高抗电流电涌(过电流破坏承受量)的效果，就能够获得可制造并销售具有高产品合格率、高可靠性、高性能且在顾客和市场上没有不合格担心的半导体器件。
此外，虽然现在各公司关于对策中的完全无Pb(无铅器件)，主要使用Sn类的焊料，来代替Pb类焊料，但是，对于缓减使用Sn类焊料而增大的应力，就能够发挥此Al-Mo结构缓减应力的作用。特别地，在使用环境温度要求严格的车载用途等的半导体器件中，能够期待显著的效果。
此外，由于本发明使用在上述的芯片上下形成金属层的结构，焊接芯片两面的芯片的最表面侧具有凹凸(台阶大于等于0.5μm)，因此就能够期待缓减在其下存在pn结这种双极晶体管和MOSFET晶体管等的表面侧的组合应力的效果。
根据此实施例的半导体器件，也可使作为缓减应力和分散电流用途的Al层层叠得比此Al层上的Mo或Ti层足够厚。此Al层可以具有其上下的金属层厚度的2倍以上的厚度。
根据此实施例中半导体器件的制造方法，连续形成Al层(第一层)、Mo或Ti层(第二层)、Ni层(第三层)、Au或Ag或Pt或它们的合金膜(第四层)共四层，就能够在构图层叠金属膜之后进行热处理。即，就能够省略Mo层上的V或Ti层。此外，根据本实施例的半导体器件的制造方法，连续形成Al层(第一层)、Mo或Ti层(第二层)、Mo层上的V或Ti层(第三层)、Ni层(第四层)、Au或Ag或Pt或它们的合金膜共五层，就能够在构图层叠金属膜之后进行热处理。
权利要求
1.一种半导体器件，其特征在于，包括半导体芯片，其中该半导体芯片具有半导体衬底和焊接用金属层，该焊接用金属层包括设置在上述半导体衬底主面上且形成有上述半导体衬底和肖特基结的第一金属层、设置在上述第一金属层上且以铝为主要成分的第二金属层、设置在上述第二金属层上且以钼和钛为主要成分的第三金属层、以及形成在上述第三金属层上且至少包含Ni、Fe、Co中的任意一种的第四金属层；第一框架；在上述焊接用金属层上设置并接合上述半导体芯片和上述第一框架的焊料层；以及与上述半导体芯片的背面相接合的第二框架。
2.根据权利要求1中所述的半导体器件，其特征在于，在上述第一金属层和上述第二金属层之间，设置以钼或钛为主要成分的第五金属层。
3.根据权利要求1中所述的半导体器件，其特征在于，上述第一金属层以钒或钛为主要成分。
4.根据权利要求1中所述的半导体器件，其特征在于，在上述第三金属层和上述第四金属层之间，设置以钒或钛为主要成分的第六金属层。
5.根据权利要求1中所述的半导体器件，其特征在于，上述第二金属层所具有的厚度大于等于邻接的金属层的膜厚。
6.根据权利要求1中所述的半导体器件，其特征在于，上述第二金属层所具有的厚度大于等于邻接的金属层的膜厚的2倍。
7.根据权利要求1中所述的半导体器件，其特征在于，在上述第四金属层之上，设置以金、银、铂或它们的合金为主要成分的第七金属层。
8.根据权利要求1中所述的半导体器件，其特征在于，上述半导体衬底由硅构成。
9.根据权利要求1中所述的半导体器件，其特征在于，上述半导体芯片为肖特基势垒二极管。
10.一种半导体器件，其特征在于，包括半导体芯片，其中该半导体芯片具有形成在主面的表面区域上且具有构成pn结的扩散区的半导体衬底和焊接用金属层，该焊接用金属层包括设置在上述半导体衬底的上述主面上且以铝为主要成分的第一金属层、设置在上述第一金属层上且以钼和钛为主要成分的第二金属层、以及形成在上述第二金属层上且至少包含Ni、Fe、Co中的任意一种的第三金属层；第一框架；在上述焊接用金属层上设置且接合上述半导体芯片和上述第一框架的焊料层；以及与上述半导体芯片的背面相接合的第二框架。
11.根据权利要求10中所述的半导体器件，其特征在于，在上述半导体衬底和上述第一金属层之间，设置以钼或钛为主要成分的第四金属层。
12.根据权利要求10中所述的半导体器件，其特征在于，在上述第二金属层和上述第三金属层之间，设置以钒或钛为主要成分的第五金属层。
13.根据权利要求10中所述的半导体器件，其特征在于，上述第一金属层所具有的厚度大于等于上述第二金属层的膜厚。
14.根据权利要求10中所述的半导体器件，其特征在于，上述第一金属层所具有的厚度大于等于上述第二金属层的膜厚的2倍。
15.根据权利要求10中所述的半导体器件，其特征在于，在上述第三半导体金属层之上，设置以金、银、铂或它们的合金为主要成分的第六金属层。
16.根据权利要求10中所述的半导体器件，其特征在于，上述半导体衬底由硅构成。
17.根据权利要求10中所述的半导体器件，其特征在于，上述半导体芯片为齐纳二极管。
18.根据权利要求10中所述的半导体器件，其特征在于，上述半导体芯片为晶体管。
19.一种半导体器件的制造方法，其特征在于，包括形成层叠体的工序，该层叠体至少包含在半导体衬底主面上形成有上述半导体衬底和肖特基结的第一金属层，以铝为主要成分的第二金属层及以钼和钛为主要成分的第三金属层；按规定形状构图上述层叠体的工序；在形成有上述被构图的层叠体的半导体衬底主面上形成焊接用金属层的工序，该焊接用金属层至少包含Ni、Fe、Co中的任意一种；按照与上述层叠体相同的图形形状构图上述焊接用金属层的工序；切断构图了上述层叠体和上述焊接用金属层的半导体衬底来形成多个上述半导体芯片的工序；以及利用在上述半导体芯片主面的上述焊接用金属层上形成的至少一层的焊料层，接合上述半导体芯片和第一框架，并且接合上述半导体芯片的背面和第二框架的工序。
20.根据权利要求19中所述的半导体器件的制造方法，其特征在于，在上述构图工序和形成上述焊接用金属层的工序之间，还包括加热上述半导体衬底和上述层叠体的工序。
全文摘要
一种半导体器件，其特征在于，包括半导体芯片，其中该半导体芯片具有半导体衬底和焊接用金属层，该焊接用金属层包括在上述半导体衬底的主面上设置且形成有上述半导体衬底和肖特基结的第一金属层、设置在上述第一金属层上且以铝为主要成分的第二金属层、设置在上述第二金属层上且以钼和钛为主要成分的第三金属层、和形成在上述第三金属层上且至少包含Ni、Fe、Co中的任意一种的第四金属层；第一框架；设置在上述焊接用金属层上、接合上述半导体芯片和上述第一框架的焊料层；以及与上述半导体芯片的背面相接合的第二框架。
文档编号H01L21/60GK1719603SQ20051008359
公开日2006年1月11日 申请日期2005年7月11日 优先权日2004年7月9日
发明者渡边充, 福井哲也 申请人:株式会社东芝