专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种设置有电源环(power supply ring)以为内部电路供电的半导体器件。
背景技术：
通常，在如LSI等一些半导体器件中，设置有称为电源环的环状布线，以从外部提供电源给内部电路。在设置有电源环的半导体器件中，连接到外部电源的用于电源的焊盘(电源端)(或连接到此焊盘的电源布线)与电源环通过通路(via)(通孔接触)而相互连接，并且电源环与内部电路(具体来说，内部电路中的电源环)通过通路和布线根据需要而相互连接。因此，从外部供应到用于电源的焊盘的电通过通路被供应至电源环，并从电源环被进一步供应至内部电路(例如，参见专利文献1)。
此外，在半导体器件中，为了提高电路集成度，半导体器件中的线宽等被制造地逐年变小，并且焊盘间距(相邻焊盘之间的距离)相应变得更窄。而且，为了减小芯片尺寸，根据需要采用焊盘位于输入/输入电路(I/O)上方的“位于I/O上方的焊盘”的结构。
专利文献1日本特许公开No.2000-307063。
发明内容
本发明的目的是即使在具有窄宽度焊盘例如窄间距焊盘或焊盘位于I/O上方的半导体器件中，仍可以从外部向电源环提供充足的电流。
本发明的半导体器件包括由多层布线层构成的焊盘及向内部电路供电的电源环，并且用于电源的焊盘与电源环通过分别在电源环上方和下方设置的通路而相互连接。
根据上述结构，通过分别在电源环上方和下方设置通路，能够设置成连接用于电源的焊盘与电源环的通路个数与传统技术相比至少翻倍。
图1A和图1B为显示根据本发明实施例的半导体器件的整体结构实例图；图2A至图2G为显示第一实施例中位于I/O上方的焊盘的实例图；图3A至图3F为显示第二实施例中位于I/O上方的焊盘的实例图；图4A至图4G为显示第三实施例中位于I/O上方的焊盘的实例图；图5A至图5F为说明采用位于I/O上方的焊盘的半导体器件中的问题的图示。
具体实施例方式
在具有足够宽焊盘的传统半导体器件中，可在焊盘和电源环之间设置电连接焊盘和电源环的多个通路。因此，能够向电源环提供充足的电流。
另一方面，在具有焊盘间距窄的窄间距焊盘或位于I/O上方的焊盘的半导体器件中，焊盘的宽度窄，从而能够设置通路的区域减少。换句话说，与传统半导体器件相比，能够设置在焊盘与电源环之间的通路个数减少，从而提供给电源环的电流量减少。此外，通常在具有窄间距焊盘或位于I/O上方的焊盘的半导体器件中，电流消耗随着集成度的提高而增加。正如所述，在具有窄间距焊盘或位于I/O上方的焊盘的半导体器件中，连接焊盘与电源环的通路个数受到限制，从而难以向电源环提供充足的电流。
下面基于附图描述本发明的实施例。
图1A和图1B为显示根据本发明实施例的半导体器件的整体结构实例图。图1A示意性示出根据本实施例的半导体器件的俯视图。
在图1A中，标号1表示上面形成有半导体器件的半导体芯片，而标号2表示半导体芯片1中能够形成电路(电路元件、布线等)的电路区域。标号3表示在电路区域2的中心部分形成的内部电路，而标号4表示从内部电路3输入电信号或输出电信号到内部电路3的输入/输出电路。输入/输出电路4设置在半导体芯片1的外围部分(电路区域2)，焊盘5被设置在各个输入/输出电路4上(当沿衬底法线方向看时焊盘5和输入/输出电路4相互重叠)。换句话说，如图1A所示的根据本实施例的半导体器件为具有在输入/输出电路(I/O)4上方形成焊盘5的位于I/O上方焊盘结构的半导体器件。
每个焊盘5包括探测部分PP和接合部分WB。探测部分PP和接合部分WB相应于下文描述的覆盖膜的开口并相互电连接，但二者是彼此不同的区域(被覆盖膜9隔开的独立区域)。探测部分PP为在输入/输出电信号的过程结束之后，进行探测(探针检测)时与探针接触以检测电特性的区域。接合部分WB为用于接合的区域，例如将半导体器件与外部器件等电连接的导线接合。
标号8表示环状电源布线(电源环)，以通过用于电源的焊盘5向内部电路3和输入/输出电路4供电。形成电源环8，以使其围绕电路区域2中的内部电路3且位于不同于最上层布线层的布线层中(优选从顶侧起低于第三层的布线层(包括第三层))。电源环8连接到用于电源的焊盘5。为便于说明，下面将说明图1A所示的电源环作为从外部向内部电路3和输入/输出电路4提供正电源(电源电压VDD)的电源环，但是能够以相同的方式设置从外部向内部电路3和输入/输入电路4提供负电源(参考电势例如为接地GND)的电源环。
顺便提及，供应正电源的电源环和供应负电源的电源环分别仅需要包括一个环状布线，该环状布线形成在不同于最上层布线层的布线层中且围绕内部电路3。各个电源环任意设置，除非一个电源环与包含其他电源环的布线电性接触，例如，他们可以设置为当从顶侧看时相互重叠(换句话说，在不同的布线层中采用相同的形状)，或者可以不同的尺寸设置在同一布线层中。
图1B示意性示出了沿图1A中的线I-I截取的剖面。如图1B所示，焊盘5形成在输入/输出电路4上方，并且例如由玻璃制成的覆盖膜(帽层)9形成在焊盘5上。输入/输出电路4和焊盘5分别包括多个叠置的布线层，并且各布线层中的布线通过层间绝缘膜而电绝缘并根据需要通过由导电部件制成的通路而电连接。
此外，如上所述，焊盘5的探测部分PP和接合部分WB没有被覆盖膜覆盖并且可电连接到外部。在焊盘5中，将在不同的布线层中形成的布线相互连接起来的通路通常设置在位于探测部分PP下面区域之外的区域中(包括接合部分WB下面的区域)。即，通常在探测部分PP下面的区域中没有设置通路，并且仅有层间绝缘膜位于不同布线层中的布线之间。这将防止探测部分PP下面层中的布线和电路由于通过使探针与焊盘的探测部分PP接触来进行探测检查(探针检测)而受到例如磨损和划伤这样的损坏和退化。
这里，将参考图5A至图5F描述如图1A和图1B中所示的半导体器件中的焊盘位于I/O上方的结构。顺便提及，在图5A至图5F中，示出了连接到电源端(未示出)的用于电源的焊盘，并且仅示出了置于输入/输出电路上方的焊盘部分和电源环。图5A至图5D示意性地示出了构成焊盘的各布线层中的布线。图5E和图5F分别示意性地示出了沿焊盘的线I-I截取的剖面以及沿线II-II截取的剖面，该焊盘通过依次堆叠图5A至图5D所示的布线而形成。
在图5A至图5F中，标号11表示在最上层布线层(第一布线层)中形成的布线，该布线层例如由铝层构成。标号12表示在第二布线层中形成的布线，该第二布线层是紧接在第一布线层下面的一层并且例如根据技术等由铝层或者Cu(铜)层构成。类似地，标号13表示在第三布线层中形成的布线，该第三布线层为紧接在第二布线层下面的一层；标号14表示在第四布线层中形成的布线，该第四布线层为紧接在第三布线层下面的一层，并且他们分别例如由铝层或者Cu层构成。标号R4表示电源环，其例如形成在第四布线层中。顺便提及，各布线层中的布线和电源环R4通过层间绝缘膜而电绝缘，并且根据需要通过以下描述的通路而电连接。
标记VIA表示电连接不同布线层中的布线的通路，其由导电部件(例如钨)制成。顺便提及，在图5A至图5F中，示出了在下侧布线中的通路VIA，该通路VIA与紧接在其上面的布线相连接。换句话说，在图5A至图5F中，在第n层布线层中所示的通路VIA是为了电连接在第n层布线层中形成的布线与在第(n-1)层布线层中形成的布线。
标号16-1表示成为探测部分PP的覆盖膜开口区域，而标号17表示成为接合部分WB的覆盖膜开口区域。下面，覆盖膜的开口区域16-1称作“探测部分PP的C窗口”，而覆盖膜的开口区域17称作“接合部分WB的C窗口”。顺便提及，标号16-2和16-3表示布线12和13中与最上层中的探测部分PP的C窗口相对应的区域(探测部分PP下面的区域)。
如上所述，为了防止下层中的布线和电路因探测检查(探针检测)而受损，在焊盘中的探测部分PP的C窗口16-1下面的区域中不设置任何连接不同布线层中的布线的通路VIA。因此，电连接由布线11至14构成的焊盘与电源环R4的通路VIA不能设置在从顶侧看时焊盘与电源环R4相互重叠的整个区域中，而仅能够设置在除了探测部分PP的C窗口16-1下面区域之外的区域中。
从图5A至图5F可明显看出，如果焊盘间距变窄，即如果焊盘的宽度PW变窄，则能够设置成连接焊盘与电源环R4的通路VIA的面积减少。因此，能够设置的通路的最大数量减少，这导致供应至电源环R4的电流最大供应量减少。
作为避免这一问题的方法之一，设计出这样一种方法通过使探测部分PP的C窗口16-1的宽度CW以及焊盘的宽度PW变窄并减少C窗口16-1下面的区域，防止能够设置用以连接焊盘和电源环的通路VIA的面积减少。然而，难以使探测检查(探针检测)中采用的探针更小，因此，探针部分PP的C窗口16-1的宽度CW受到限制。因此，不可能通过使探针部分PP的C窗口16-1的宽度CW变窄来防止能够设置的通路数量的减少。
为了解决上述问题，根据本发明实施例的半导体器件试图增加连接焊盘与电源环的通路个数，由此增加能够供应至电源环的电流量。顺便提及，在下文描述的第一至第三实施例中，由于上文描述了半导体器件的整体结构等，因此省略对他们的说明，并且仅描述本实施例的半导体器件中的位于I/O上方的焊盘(包括电源环)。在以下说明书中参考的各个附图中，示出了连接到电源端(未示出)的用于电源的焊盘，并且仅示出了位于输入/输出电路上方的焊盘部分和电源环。
第一实施例下面描述本发明的第一实施例。
图2A至图2G为显示第一实施例中位于I/O上方的焊盘结构的图示。图2A至图2E示意性示出构成焊盘的各层布线层中的布线，而图2F和图2G分别示意性示出沿焊盘的线I-I截取的剖面以及沿线II-II截取的剖面，该焊盘通过依序堆叠图2A至图2E所示的布线而构成。在图2A至图2G中，相同的标号和标记用于表示与图5A至图5F中所示的相同的元件。
在图2A至图2G中，标号11、12、13、14及15A表示分别在第一布线层、第二布线层、第三布线层、第四布线层及第五布线层中形成的布线。第五布线层为紧接在第四布线层下面的布线层。布线11例如由铝层构成，而布线12、13、14及15A例如分别由铝层或铜层构成。标记R1表示例如形成在第四布线层中的电源环。顺便提及，各层布线层中的布线及电源环R1通过层间绝缘膜而电绝缘，并根据需要通过下文描述的通路而电连接。
标记VIA表示电连接不同布线层中的布线的通路，并且在第n层布线层中的布线与在第(n-1)层布线层中的布线通过第n层布线层中所示的通路VIA电连接。此通路VIA是由导电部件(例如钨)制成。标号16-1表示探测部分PP的C窗口(覆盖膜的开口区域)，标号17表示接合部分WB的C窗口(覆盖膜的开口区域)。标号16-2和16-3表示布线12和13中与探测部分PP的C窗口16-1相应的区域(探测部分PP下面的区域)。
如图2A至图2G所示，在第一实施例的位于I/O上方的焊盘中，相对于其中形成有电源环R1的第四布线层，布线13和15A分别形成在紧接于第四布线层上的第三布线层中以及紧接于第四布线层下的第五布线层中。布线13和15A分别形成为包括当从上侧看时(沿衬底法线方向)与电源环R1重叠的区域。
第三布线层中的布线13和第四布线层中形成的电源环R1通过设置于当从顶侧看时除了探测部分PP下面的区域之外的布线13和电源环R1相互重叠的区域中的通路VIA而电连接。第四布线层中形成的电源环R1和第五布线层中的布线15A通过设置于当从上侧看时电源环R1和布线15A相互重叠的区域中的通路VIA而电连接。顺便提及，连接电源环R1和布线15A的通路VIA能够任意设置在当从上侧看时电源环R1和布线15A相互重叠的区域中，并且在图2A至图2G所示的实例中，通路VIA设置在整个这一区域中。
如上所述，关于第三布线层中的布线13与第四布线层中的电源环R1的连接，由于电源环R1可能受到探测检查(探针检测)的损坏，因此在探测部分PP下面的区域中没有设置通路VIA，而是在除此之外的区域中设置通路VIA。另一方面，关于第四布线层中的电源环R1与第五布线层中的布线15A的连接，由于不会受到探测检查(探针检测)引起的损坏，因此通路VIA被任意设置。
在高于电源环R1一侧的第三布线层中的布线13通过设置在探测部分PP区域外侧的通路VIA而与连接到外部电源的第一布线层中的布线11电连接；而在低于电源环R1一侧的第五布线层中的布线15A通过设置在接合部分WB区域中的通路VIA而电连接到第一布线层中的布线11。即，通过在接合部分WB中设置通路VIA，能够将电流供应到低于形成电源环R1的布线层的布线层中的布线。顺便提及，通路VIA连接各层中的布线以将电流供应到低于形成电源环R1的布线层的布线层中的布线，设置该通路VIA的位置不限于接合部分WB，只要该位置在第一布线层中的布线11下方(假设除去探测部分PP区域)即可任意设置。
如上所述，形成与连接到外部电源的第一布线层中的布线11相连接的布线13和15A，从而使其包括在电源环R1上方和下方的、当从顶测看时相互重叠的区域(从而使得电源环R1垂直夹在布线13和15A之间)，并设置分别连接电源环R1与布线13和15A的通路VIA。
因此，如图2F中示出的截面，电源环R1与其下层中的布线15A通过通路VIA连接，所述通路VIA位于当从顶侧看时电源环R1与布线13和15A相互重叠以及位于焊盘中探测部分PP下面的区域中。即在此区域中，通过电源环R1下层中的布线15A，能够将电流供应到电源环R1。
此外，如图2G中示出的截面，电源环R1与其上层中的布线13和其下层中的布线15A都通过通路VIA连接，所述通路位于当从顶侧看时除了探测部分PP下面的区域之外的电源环R1与布线13和15A彼此重叠的区域。即电流能够通过电源环R1上层中的布线13和电源环下层中的布线15A从上侧和下侧供应到电源环R1。
如上所述，根据第一实施例，形成布线13和15A，以使其包括当从顶侧看时在电源环R1上方和下方彼此重叠的区域，并且电源环R1与布线13和15A通过通路VIA而连接。即，电源环R1的上层侧和下层侧都设置通路VIA，从而电流能从布线13和布线15A供应到电源环R1。
因此，从图2A至图2G与图5A至图5F的比较可明显看出将电流供应到电源环R1的通路VIA的个数与传统技术中通路VIA的个数相比至少翻倍，从而供应到电流环R1的电流量与传统技术相比至少翻倍，并且能够从外部供应充足的电流到电源环。此外，连接电源环R1及其下层中的布线15A的通路VIA可以设置在当从顶侧看时电源环R1与布线15A彼此重叠的任意给定区域中，而与是否为探测部分PP下面的区域无关，由此，能够设置许多给电源环R1供应电流的通路VIA，从而与传统技术相比可显著增加用于电源环R1的电流供应能力。
在位于I/O上方的窄间距焊盘中，电源环位于其探测部分PP下面的区域中的情况下，第一实施例是有效的。例如，在位于I/O上方的40μm间距焊盘中，探测部分PP的C窗口的宽度为34μm，因此，考虑制造误差等，传统上连接电源环与焊盘的通路宽度被设置为4μm，但是通过应用第一实施例，能够获得与8μm宽度即双倍宽度相同的效果，这使得能够供应充足的电流给电源环。
第二实施例接下来，描述本发明的第二实施例。
图3A至图3F为示出第二实施例中的焊盘位于I/O上方的结构图。图3A至图3D示意性地示出了构成焊盘的各布线层中的布线，以及图3E和图3F分别示意性示出沿焊盘的线I-I截取的剖面及沿线II-II截取的剖面，其中该焊盘通过依序堆叠图3A至图3D所示的布线而构成。在图3A至图3F中，采用相同的标号和标记表示与图2A至图2G中相同的元件，并且省略重复说明。
在图3A至图3F中，标记R2表示例如形成在第四布线层中的电源环。类似于第一实施例，在图3A至图3F中，在第n层布线层中示出的通路VIA电连接第n层布线层中的布线与第(n-1)层布线层中的布线。
形成第二实施例中的电源环R2，使得电源环R2的宽度以当从顶侧看时与第三布线层中的布线13重叠的区域(除了探测部分PP下面的区域)的面积增加的方式部分地延伸，也就是说，连接电源环R2与布线13的通路VIA能够设置的更宽。
在图3A至图3F所示的实例中，在除了探测部分PP下面的区域之外的布线13下面的区域中，电源环R2沿着布线13的长边方向延伸，其中电源环R2形成为当从顶侧看时与矩形的布线13相交，因此，其宽度为CON2B。除此之外的区域中的电源环R2的宽度为CON2A(CON2A＜CON2B)。即当从顶侧看时与焊盘重叠的区域(除了探测部分PP下面的区域)中的电源环R2的宽度CON2B比此区域之外的电源环R2的宽度CON2A更宽。
因此，布线13与电源环R2通过通路VIA而连接，所述通路VIA位于当从顶侧看时除了探测部分PP下面的区域之外的布线13与电源环R2彼此重叠的区域中。顺便提及，布线13通过设置在探测部分PP区域外侧的通路VIA而电连接到与外部电源连接的第一布线层中的布线11。
正如所述，电源环R2的宽度以当从顶侧看时与第三布线层中的布线13重叠的区域(除了探测部分PP下面的区域)的面积增加的方式部分地延伸，即能够设置成连接布线13与电源环R2的通路VIA的区域增大，并且，连接电源环R2与布线13的通路VIA被设置。
因此，如图3E和图3F所示的剖面，如现有技术中，在当从顶侧看时电源环R2与布线13彼此重叠的区域之外，连接电源环R2与布线13的通路VIA没有被设置在探测部分PP下面的区域中，但是在探测部分PP下面的区域外侧，他们能够以比正常宽度CON2A更宽的宽度CON2B设置在该区域中。因此，给电源环R2供应电流的通路VIA个数能够增加，从而与传统技术相比可以从外部供应更多的电流给电源环。
顺便提及，在图3A至图3F所示的实例中，电源环R2的宽度仅在除了探测部分PP下面的区域之外的布线13下面的区域中延伸。但不限于此，尽管能够设置的通路个数与第二实施例中相同，但电源环R2的宽度可以在包含探测部分PP下面的区域的布线13下面的区域中延伸。
第三实施例接下来，描述本发明的第三实施例。第一实施例和第二实施例都被应用于以下描述的第三实施例。
图4A至图4G为示出第三实施例中焊盘位于I/O上方的结构图。图4A至图4E示意性示出构成焊盘的各布线层中的布线，以及图4F和图4G分别示意性示出沿焊盘的线I-I截取的剖面及沿线II-II截取的剖面，其中该焊盘通过依序堆叠图4A至图4E所示的布线而构成。在图4A至图4G中，采用相同的标号和标记表示与图2A至图2G中相同的元件，并且省略重复说明。
在图4A至图4G中，标号15B表示在第五布线层中形成的布线。标记R3表示例如形成在第四布线层中的电源环。类似于第一和第二实施例，在图4A至图4G中，在第n层布线层中示出的通路VIA电连接第n层布线层中的布线与第(n-1)层布线层中的布线。
如上所述，第三实施例具有第一实施例和第二实施例的双重特性，并且第三实施例中的电源环R3以与第二实施例中的电源环R2相同的方式形成。即形成电源环R3，使电源环R3的宽度以当从顶侧看时与第三布线层中的布线13和第五布线层中的布线15B重叠的区域的面积增加的方式延伸，也就是说，连接电源环R3与布线13和15B的通路VIA能够设置的更宽。
此外，形成布线13和15B，以使其包括在电源环R3上方和下方当从顶侧看时彼此重叠的区域，并且通路VIA被设置在电源环R3的上层侧和下层侧，从而能够从布线13和15B将电流供应到电源环R3，并且电源环R3与布线13和15B通过通路VIA而连接。
因此，类似于第一实施例，通过在电源环R3的上层侧和下层侧都设置通路VIA，向电源环R3供应电流的通路个数与传统技术相比至少翻倍，因此供应到电流环R3的电流量与传统技术相比至少翻倍。此外，在当从顶侧看时电源环R3与布线13和15B彼此重叠的区域中以及在探测部分PP下面的区域外侧，通路VIA能够以比正常宽度CON3A更宽的宽度CON3B设置在该区域中，由此，向电源环R3供应电流的通路VIA个数增加。因此，能够从外部供应充足的电流给电源环。
顺便提及，不限于图4A至图4G所示的实例，电源环R3的宽度也可以在探测部分PP下面的区域中延伸，并且在这种情况下，连接电源环R3与布线15B的通路VIA个数能够进一步增加。
顺便提及，在所示每个实施例中的位于I/O上方的焊盘中，为了使焊盘中的探测部分PP和接合部分WB易于理解，第二布线层中的布线12和第三布线层中的布线13被分成分别对应这些区域的两部分，但是布线12和13均可以是一个连续的布线，例如第五布线层中的布线15A或15B。在这种情况下，可以额外设置通路VIA。
此外，在第一至第三实施例中，电源环R1、R2及R3被设置在第四布线层中的情况作为实例被示出，但是形成有电源环的布线层是任意的，只要该布线层不同于最顶层布线层即可。
本实施例在各个方面应被视为示意性而非限制性，并且在权利要求书的等效含义及范围内的所有变化被包含其中。在不脱离本发明的精神或基本特征的条件下，本发明可以其它各种具体形式实施。
根据本发明，通过分别在电源环上方和下方设置通路以连接用于电源的焊盘与电源环，被设置成给电源环提供电流的通路的个数与传统技术相比至少翻倍，因此，提供给电源环的电流量与传统技术相比至少翻倍。此外，即使焊盘的宽度变窄，也能够设置给电源环提供电流的充足的通路，从而可以将充足的电流从外部提供给电源环。
权利要求
1.一种半导体器件，其中包括焊盘，其由多层布线层构成以及电源环，其形成为围绕形成有内部电路的电路区域，以将通过用于电源的所述焊盘供应来的电提供给该内部电路；用于电源的所述焊盘与所述电源环通过设置在所述电源环上方和下方的通路连接。
2.如权利要求1所述的半导体器件，其中设置在所述电源环下方以与用于电源的所述焊盘连接的通路被任意设置在沿衬底法线方向看时用于电源的所述焊盘与所述电源环彼此重叠的区域中。
3.如权利要求2所述的半导体器件，其中设置在所述电源环下方以与用于电源的所述焊盘连接的通路通过低于所述电源环的布线层连接到用于电源的所述焊盘的接合区域。
4.如权利要求1所述的半导体器件，其中设置在所述电源环上方以与用于电源的所述焊盘连接的通路被设置在除了与所述焊盘的探测检查区域相应的区域之外的区域中。
5.如权利要求1所述的半导体器件，其中用于电源的所述焊盘包括探测检查区域和接合区域；以及设置在所述电源环上方以与用于电源的所述焊盘连接的通路被连接到围绕用于电源的所述焊盘的探测检查区域的区域，并且设置在所述电源环下方以与用于电源的所述焊盘连接的通路通过低于所述电源环的布线层连接到用于电源的所述焊盘的接合区域。
6.如权利要求1所述的半导体器件，其中所述电源环在沿衬底的法线方向看时与用于电源的所述焊盘重叠的区域中部分延伸，从而使重叠区域变宽。
7.如权利要求1所述的半导体器件，其中在沿衬底的法线方向看时与用于电源的所述焊盘重叠的区域中的所述电源环的宽度比在不同于重叠区域的区域中的所述电源环的宽度更宽。
8.如权利要求7所述的半导体器件，其中仅在除了所述焊盘的探测检查区域之外的、沿该衬底的法线方向看时与用于电源的所述焊盘重叠的区域中，所述电源环的宽度比不同于重叠区域的区域中的所述电源环的宽度更宽。
9.如权利要求1所述的半导体器件，其中所述焊盘被置于一输入/输出电路上。
10.如权利要求1所述的半导体器件，其中所述焊盘由m层布线层构成，m为大于或等于4的自然数；以及所述电源环形成在从m层布线层的顶侧起第n层布线层中，n大于或等于3且小于或等于(m-1)，以使其在沿衬底的法线方向看时与用于电源的所述焊盘相交，并分别通过设置在所述电源环上方和下方的通路连接到用于电源的所述焊盘的第(n-1)层布线层和第(n+1)层布线层。
11.如权利要求1所述的半导体器件，其中在用于电源的所述焊盘的第(n-1)层布线层与相应于所述焊盘的探测检查区域的所述电源环之间仅有绝缘膜。
12.如权利要求10所述的半导体器件，其中所述焊盘设置在一输入/输出电路上方。
13.一种半导体器件，其中包括焊盘，其由多层布线层构成以及电源环，其形成为围绕形成有内部电路的电路区域，以将通过用于电源的所述焊盘供应来的电提供给该内部电路；其中所述电源环在沿衬底的法线方向看时与用于电源的所述焊盘重叠的区域中部分延伸，以使该区域变宽，并且用于电源的所述焊盘与所述电源环通过设置在该区域中的通路连接。
14.一种半导体器件，其中包括焊盘，其由多层布线层构成以及电源环，其形成为围绕形成有内部电路的电路区域，以将通过用于电源的所述焊盘供应来的电提供给该内部电路；其中在沿衬底的法线方向看时与用于电源的所述焊盘重叠的区域中的所述电源环的宽度比在不同于重叠区域的区域中的所述电源环的宽度更宽，并且用于电源的所述焊盘与所述电源环通过设置在该重叠区域中的通路连接。
15.如权利要求14所述的半导体器件，其中仅在除了所述焊盘的探测检查区域之外的、沿该衬底的法线方向看时与用于电源的所述焊盘重叠的区域中，所述电源环的宽度比不同于重叠区域的区域中的所述电源环的宽度更宽。
16.如权利要求14所述的半导体器件，其中所述焊盘设置在一输入/输出电路上方。
全文摘要
本发明涉及一种半导体器件，其包括由多层布线层构成的焊盘、及将通过用于电源的焊盘供应来的电提供给内部电路的电源环，并且用于电源的焊盘与电源环通过分别设置在电源环上方和下方的通路连接。因此，即使焊盘的宽度变窄，被设置成连接用于电源的焊盘和电源环的通路个数与传统技术相比至少翻倍，以增加提供到电源环的电流量，从而即使在具有窄宽度焊盘的半导体器件中，仍可以将充足的电流从外部提供到电源环。
文档编号H01L27/02GK1901184SQ200510084958
公开日2007年1月24日 申请日期2005年7月22日 优先权日2005年2月4日
发明者渡边孝训, 小屋敷刚, 小泽浩幸, 味村智昭 申请人:富士通株式会社