专利名称：形成构图的绝缘体上硅衬底的方法
技术领域：
本发明涉及一种构图的半导体衬底，尤其涉及一种制造一种构图的半导体衬底的方法，该半导体衬底包括在同一衬底中的绝缘体上硅区(SOI)和非SOI区，如体区。本发明的方法也提供一种双重(dual)深度SOI衬底。
背景技术：
随着半导体技术变得越来越复杂，有一种对提供具有与之关联的更多功能的半导体结构的需求。例如，为了向顾客提供最优的设计，需要建立高性能互补金属氧化物半导体(CMOS)器件并增加诸如动态随机存取存储器(DRAM)或射频(RF)应用的额外功能。所有的器件在不同的条件下最优。例如，RF和DRAM应用传统上被建造在体区半导体衬底上，而高性能CMOS器件通常被建造在绝缘体上硅衬底上。
例如在建造在SOI上的CMOS器件中，已经知道性能特征极大提高了。特别地，建造在SOI衬底上的CMOS器件可以呈现较低的结电容和泄漏，较强的抵抗电离辐射能力和对锁存的抵抗性(immunity to latch up)。
为了获得最优的性能，希望提供一种衬底，该衬底在它的某些区域具有类SOI性能，尽管在该衬底的其它区域，具有类似非SOI如体区(bulk)的性能。
一种具有体区和SOI区的半导体衬底具有体区优越的晶体结构和SOI区优越的元件绝缘性。例如，逻辑存储电路优选地形成在元件体区(bulk element region)而高性能逻辑电路优选地形成在SOI区。因此，希望半导体器件具有邻近同一半导体衬底上的SOI区和的块(体区)硅。
已经发展了多种形成SOI和体区的技术。最可制造的技术中的一种是包括向固体表面注入高能离子以形成埋置层的离子注入技术。因为被注入的掺杂剂通常不在合适的晶格位置并且大部分没有活性，通常采用高温退火处理来修补晶格缺陷和电子活化这些掺杂剂。向硅中注入氧通常是形成SOI衬底的优选方案。例如，可以采用在大规模集成(VLSI)器件中注入氧离子的分离(SIMOX)方法。
不幸地，掩模或构图的离子注入在半导体衬底中制造部分注入区，被称为过渡区。过渡区形成在接收全部离子注入剂量的区域和被屏蔽以免于注入的区域(被称为掩模区)之间。所述部分剂量的结果是，过渡区是高度缺陷的，包括可能扩展到半导体硅层的其它区域的晶格缺陷。
Tanigawa发明的美国专利US5740099揭示了在衬底上形成SOI区和块硅圆片和在各个区形成不同类型电路。Tanigawa探讨了采用构图离子注入技术在同一圆片上制造多个SOI区和体区的思路。据称该方法在构图的全部边缘区域产生了缺陷。
Ahn发明的美国专利US5612246描述了一种方法和结构，其中标准的SIMOX SOI圆片被构图，然后硅和埋置氧化物层朝向块硅衬底被刻蚀。然后Ahn在块硅衬底上建造了器件。这种方法的一个问题是该结构是不平坦的，因此体区和SOI器件的水平面或高度在圆片上是不同的。于是，被淀积和刻蚀的每一层围绕两层硅之间的台阶会留下侧壁或痕迹。
Joyner发明的两个美国专利US5364800和US5548149都揭示了使用不同厚度的掩模氧化物以产生不同厚度的埋置氧化物层的技术。在掩模厚度范围内的边缘，Joyner能制造厚SOI、薄SOI或块硅区。这样，Joyner能建造具有SOI区和体区的衬底。
Kawai发明的美国专利US4889829描述了一种在同一衬底上形成体区和SOI区的方法。Kawai在原始衬底中形成体区，然后采用化学气相淀积(CVD)法在其顶面淀积氧化物以形成埋置氧化物层。然后在氧化物层的顶面上淀积硅(多晶硅)。因为高质量的器件不能建造在多晶硅上，Kawai用激光处理使多晶硅重结晶以形成单晶硅。然后SOI器件被建造在该层上。最终的结构是不平坦的，具有此种结构固有的问题，这就是Ahn所称的结构。此外，Kawai描述的工艺是行不通的，这是因为对多晶硅重结晶的控制几乎是不可能的。
Moslehi发明的美国专利US5143862揭示了采用选择性外延生长制造SOI圆片。Moslehi刻蚀宽的沟槽，采用CVD淀积埋置氧化物，从沟槽的侧壁去除氧化物，然后采用选择性外延生长工艺在氧化物区上生长硅。然后Moslehi通过在外延掩模上形成侧壁隔离该区，继续向该表面生长硅，最后除去侧壁并刻蚀其中充填电介质的沟槽以隔离器件。
Sun发明的美国专利US5399507也揭示了一种在单一衬底上形成体区和SOI区的方法和结构。该方法开始是在作为覆盖层的SOI板(使用SIMOX形成)，然后刻蚀硅和下面的埋置衬底层以达到硅衬底。在该方法的此步骤，该结构在某方面类似于Ahn揭示的结构，即该结构在一个与SOI区顶面不同的高度上具有一个裸露的块硅区。然而，Sun走得更远，在刻蚀的开口上建立一侧壁，然后在该层硅上采用选择性外延生长，这是单晶硅的延续。外延生长持续直到SOI区的表面，这样该区是平坦的。Sun也可以采用平坦化步骤以保证两个区位于相同平面。Sun既没有提高构图的注入也没有除去可能存在的任何缺陷区。
Ajmera等发明的美国专利US6255145提供了一种形成平坦的SOI衬底的方法，该衬底包括构图的SOI区和体区，其中衬底没有过渡的缺陷。Ajmera等揭示的方法包括通过在SOI区和体区之间邻近SOI区处制造自对准的沟槽除去过渡的缺陷。
Oyamatsu发明的美国专利US6724046还揭示了另一个形成具有类SOI区和类体区的衬底的方法。该现有技术的方法包括步骤在半导体衬底的第一到第三区中顺序形成第一绝缘膜的、第一半导体层和第二绝缘膜；在第一区和第三区的第二绝缘膜中除去第一绝缘膜、第一半导体层和第二绝缘膜；在半导体衬底的第一区中和第三区中的第一半导体层上选择性形成第二半导体层；和除去第二绝缘膜。
参照上述的现有技术情况，仍然需要提供一种能用于形成具有类似SOI区和类似体区的半导体衬底的简单的方法。而且，需要提供一种形成双重深度SOI衬底的方法。
发明内容
对于某些应用，希望包含SOI区和非SOI区的单一衬底。对于其它应用，也希望在埋置绝缘区域上具有多厚度的含硅材料层的衬底。本发明提供一种使用基本相同的工艺步骤形成这两种衬底的方法。
前面已经讨论了构图的SOI区衬底的应用，但是这些都利用了掩模层以阻止SIMOX工艺中所用的注入氧进入衬底。因此，掩模区从来也不会遇见注入成分。下面所述的发明中，采用了掩模(抗蚀剂或抗蚀剂/硬掩模双层)，然而，掩模利用了这一点，即连续的埋置绝缘层可以以不同的厚度形成在含硅材料层中，从而形成或者双重厚度SOI结构，或者是这样一种结构，其中注入的含硅材料可以从衬底剥离导致形成平坦的构图SOI区结构。
本发明采用硅掩模(如抗蚀剂或抗蚀剂/硬掩模双层)通过创新的使用刻蚀的含硅材料岛以实现或者双重厚度SOI或者构图的SOI/块硅区。可以采取传统的光刻术和使用软掩模(抗蚀剂)和最好是如SiO2、BSG、BPSG或Si3N4的硬掩模制造这些区域的掩模。如果使用硬掩模，它能保持不动，但对于主要的实施例则不需要保持它。当掩模到位，采用刻蚀步骤使含硅材料凹进。现在凹进的含硅材料为通过SIMOX形成SOI做好了准备。SIMOX包括离子注入和高温退火。通过使用或者含单晶硅衬底或者多晶层作为浅SOI或非SOI区的图案，可能在凹进区中形成一个埋置的绝缘区，在非凹进区中不同水平处形成另一个埋置绝缘区。然后对构图的SOI层，通过湿法刻蚀的方法刻蚀非凹进区中的埋置绝缘区以将构图的含硅材料剥离该结构。
广义地讲，本发明的方法包括以下步骤在含硅材料的表面上形成具有至少一个开口的硅掩模；采用刻蚀工艺通过该至少一个开口使含硅材料凹进以提供具有凹进区和非凹进区的结构；和在所述的非凹进区形成第一埋置绝缘区，在所述凹进区形成第二埋置凹进区，其中在所述非凹进区的所述第一埋置绝缘区位于所述凹进区中的所述第二埋置分离区的上方。
如上所述，本发明使用的硅掩模包括单一抗蚀剂材料或抗蚀剂/硬掩模双层。
在一个实施例中，本发明的方法也包括利用剥离刻蚀工艺去除位于所述非凹进区中的第一埋置绝缘区和其上方的所述含硅材料。在剥离步骤后可以进行平坦化工艺。
在本发明的又一个实施例中，以以下方式处理凹进区的至少一个开口即通过在至少一个开口的竖直壁上形成绝缘间隔件，然后以半导体材料填充该至少一个开口。这些步骤都在形成埋置绝缘区后进行。
要指明的是，在泛泛的描述该新颖的工艺步骤中，术语“含硅材料”用于代表含硅衬底材料和可以形成在含硅衬底上的多晶层。而且可以设想，本发明包含在同一衬底上形成具有多个非凹进区和多个凹进区的结构。
图1A-1E是显示本发明的一个实施例形成具有SOI类似区和非SOI类似区的构图SOI衬底的横截面示意图。
图2是显示可以在图1D所示结构上施行的又一个工艺步骤的横截面示意图。
图3是显示可以在本发明中形成的又一个衬底的横截面示意图。
具体实施例方式
本发明提供了一种制造构图的SOI衬底的方法，现在将通过参照附图更为详细地描述本发明。要指明的是，本发明提供的附图仅具有示范的目的，因此它们不是按比例绘制的。本发明中形成的构图的SOI衬底可以包括一个包含SOI和非SOI区的衬底或双重厚度的SOI衬底。
首先参照图1A-1E，其显示了本发明的一个实施例。特定地，图1A-1E所示的附图显示了本发明所用的用于制造构图的SOI衬底的工艺流程，也就是双重厚度SOI或包含SOI和非SOI区的衬底。该工艺流程开始于提供如图1A所示的初始结构10。该初始结构10包括含硅衬底12，可选择的硬掩模14和构图的抗蚀剂16，该抗蚀剂包括至少一个开口18。抗蚀剂或抗蚀剂/硬掩模双层包括本发明的硅掩模。
如图所示，可选择的硬掩模14形成在含硅衬底12的表面上，构图的抗蚀剂16位于可选择的硬掩模14的表面上，这样所述至少一个开口18裸露下面的可选择硬掩模14的一个区。在那些不存在可选择硬掩模14的实施例中，包含至少一个开口18的构图的抗蚀剂16直接位于含硅衬底12的表面上。
本发明中术语“含硅衬底”用于指示任何包括硅的半导体材料。这种含硅半导体材料的示例性例子包括Si、SiGe、SiGeC、SiC、Si/Si、Si/SiGeC、Si/SiGe、Si/SiGeC和可以包括存在其中的任意数目的埋置氧化物(连续、不连续或连续与不连续的混合物)区的已完成的绝缘体上硅(SOI)，但不仅限于此。
在本发明中可选择硬掩模14通常但不总是形成在含硅衬底12的表面上。可选择的硬掩模14可以包括氧化物、氮化物、氮氧化物或其组合，包括它们的多层结构。可选择硬掩模14材料的例子包括，例如二氧化硅、硼掺杂的硅酸盐玻璃(BSG)、硼磷掺杂的硅酸盐玻璃(BPSG)、氮化硅和氮氧化硅。在一些实施例中，可选择的硬掩模14也可以包括多晶硅。
当前，可选择的硬掩模14具有通常从大约100到大约800纳米的厚度，从大约300到大约400纳米的厚度是更常用的。可以采用传统的淀积工艺形成可选择的硬掩模14，如化学气相淀积(CVD)、等离子增强化学气相淀积(PECVD)、化学溶液淀积，原子层淀积，蒸发或自旋喷涂。可替代地，可选择的硬掩模14可以通过热氧化、氮化或氮氧化工艺形成在含硅衬底12的表面上。
然后具有至少一个开口18的构图的抗蚀剂16形成在前面形成的硬掩模14的表面上，如果存在的话，或者当不存在硬掩模14时在含硅衬底12的表面上。这样该至少一个开口18裸露或者可选择的硬掩模14的表面或者含硅衬底12的表面。
采用传统的光刻术形成具有至少一个开口18的构图的抗蚀剂16，该光刻术包括步骤向或者含硅衬底12的表面或者可选择硬掩模14的表面施加抗蚀剂材料，将抗蚀剂暴露于希望的图案的辐射，利用传统的抗蚀剂显影剂在抗蚀剂材料中显影图案。构图的抗蚀剂16的厚度对于本发明不是关键。
在未示出的一些实施例中，在执行上述步骤之前，也就是在形成可选择硬掩模14和具有至少一个开口18的构图的抗蚀剂16之前，采用传统的淀积工艺在含硅衬底12的表面上形成多晶硅层。由于除含硅衬底12的上表面区会被多晶硅覆盖外该结构与图1A所示的结构相同，因此没有示出该实施例。实际上，图1A所示的区12可以包括一个包含含硅衬底的下部和一个包含多晶硅层的上部。该实施例中形成的多晶硅层通常具有从大约200到大约600nm的厚度，从大约300到大约400nm是更典型的厚度。
图1B显示了从构图的抗蚀剂16转移(转印)图案到可选择的硬掩模14、并除去构图的抗蚀剂16后的图1A的结构。利用刻蚀工艺通过该至少一个开口18施行图案转移到可选择硬掩模14的工艺，该刻蚀工艺选择性地去除可选择硬掩模14的裸露部分，并终止于含硅衬底12的表面或者如果存在的话，终止于多晶硅层的表面。特定地，用于图案转移工艺的刻蚀工艺优选地包括干法刻蚀工艺，如反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀或激光烧蚀。尽管优先使用干法刻蚀，本发明也包括采用湿法化学刻蚀工艺以进行图案转移。在图案转移工艺后通常通过本领域已知的剥离工艺除去构图的抗蚀剂16。要指明的是，如果在初始结构10中没有硬掩模14，如图1B所示的步骤可以被省略。
利用上述的刻蚀工艺中的一个将图案即至少一个开口18转移到含硅衬底12上或者如果存在，转移到多晶硅层上。特定地，本发明的图1C所示的步骤使含硅衬底12凹进或者，如果存在，使多晶硅层凹进达到从大约1000到大约3000深度，该深度是从含硅衬底12或者如果存在从多晶硅层的上表面测量得到的。前述的步骤在图1C所示的结构中提供了非凹进区15和凹进区17。
在SIMOX步骤中，如果存在，可选择的硬掩模14可以从本发明的该结构的表面上除去，或者可以保留在该结构上。利用平坦化工艺如化学机械抛光(CMP)或者研磨除去可选择的硬掩模14。
在图1C所示的结构上施行SIMOX工艺(具有或没有硬掩模14)，该SIMOX工艺包括离子注入和退火。离子注入步骤包括注入氧离子、氮离子或它们的组合。优选地采用氧离子。离子注入步骤的施行采用大约1×1017原子/cm2或更多的离子剂量，从大约1×1017原子/cm2到大约5×1017原子/cm2是优选剂量。注入步骤的执行可以采取连续模式或脉冲模式。
也采用传统的注入机进行注入工艺，其中通常采用从大约0.05到大约50mA/cm2的射束电流浓度。更典型地，本发明中采用从大约5到50mA/cm2的射束电流浓度。注入以从大约40keV或更大的能量进行，优选的能量是从大约100到200keV。
注入步骤通常在从大约200℃到大约600℃的温度下进行，优选的注入温度是从大约200℃到大约400℃。
除单一的注入步骤，即上述的基础注入步骤，可以执行可选择的第二注入步骤以提高随后形成的埋置绝缘区的均匀性。可选择的第二注入步骤以大约1×1016原子/cm2或更大的剂量进行。更典型地，采用从大约1×1016原子/cm2到大约5×1017原子/cm2的离子剂量进行可选择的注入步骤。可选择的第二注入步骤可以采用连续的方式或者脉冲模式进行。
采用从大约0.05到大约5mA/cm2的射束电流密度执行本发明的可选择的第二离子注入步骤。本发明可选择的第二离子注入步骤通常在从大约4K到大约200℃的温度范围内进行。尤其常用的是，可选择的注入步骤进行的温度从大约名义的室温到大约100℃。可选择的注入步骤的执行能量从大约40到大约1000keV，更为常用的是从大约100到大约200keV的能量。
执行注入步骤后，采用氧化工艺在某一温度下对该结构退火处理，在该退火温度下注入物作为氧化物、氮化物或氮氧化物沉积，沉积的材料结合形成一层薄、均匀的埋置绝缘层20。在一个优选实施例中，埋置绝缘层20是氧化物；因此形成了埋置的氧化物。
根据本发明，位于非凹进区15的埋置绝缘区20是指作为第一埋置绝缘区，而位于凹进区17的埋置绝缘区20是指第二埋置绝缘区。可以看出，在非凹进区15中的第一埋置绝缘区20位于凹进区17中的第二埋置绝缘区20上方。分隔两个不同高度的埋置绝缘区的距离通常为从大约30nm到大约120nm。
要注意的是，在加热步骤中氧化物层(附图中没有特意显示或标示)形成在含硅衬底12或多晶硅层的顶部。在加热步骤后通常，但不总是将表面氧化物层从该结构上除去，去除氧化物层采用传统的湿法刻蚀工艺，其中使用对去除氧化物比去除硅具有更高选择性的化学刻蚀剂，如HF。图1D显示了形成埋置绝缘层20和去除表面氧化物层后的结构。
通过调整热氧化条件可以控制埋置绝缘区20的厚度到希望值。本发明的加热步骤后形成的表面氧化物层具有不定厚度，其范围可以从大约10到大约1000nm，较为典型的厚度是从大约20到大约500nm。埋置绝缘层20通常具有从大约100到大约150nm的厚度，较为常用的厚度是从大约130到大约140nm。
特定地，本发明的退火步骤是在大约650℃到大约1350℃的范围内进行的热氧化步骤，更为优选的温度是从大约1200℃到大约1325℃。而且，本发明的退火在氧化性气氛下进行，氧化性气氛包括至少一种含氧气体如氧气O2、NO、N2O、臭氧、空气和其它类似的含氧气体。含氧气体可以彼此混合(如氧气和一氧化氮的混合物)，可以被惰性气体稀释，如He、Ar、N2、Xe、Kr或Ne。当使用稀释的气氛时，稀释的气氛包括大约0.5到大约99.9％的含氧气体，其余为惰性气体，一直达到100％。
退火步骤进行的时间可以是变化的，通常从大约10到大约1800分钟(在1200℃到大约1325℃)，更为常用的是从大约60到大约600分钟。退火步骤可以在单一的标定温度下进行，或者可使用不同的斜率和浸渍时间的斜率和浸渍循环。
对于本发明，可以使用图1D所示的结构。特定地，图1D所示的结构是双重厚度的SOI结构50，它包括在非凹进区15中具有第一埋置绝缘区20的第一SOI区22和在凹进区17中具有第二埋置绝缘区20的第二SOI区24。
在本发明的一些实施例中，图1D所示的结构50随后经历湿法刻蚀步骤，其中在第一SOI区22中没有凹进的第一埋置绝缘区20和其上面的材料被从该结构中除去以提供如图1E所示的结构52。这样结构52包括第二SOI区24和非SOI区26。特定地，通过使在非凹进区15中的第一埋置绝缘区20的裸露侧壁经历湿法刻蚀步骤以形成如图1E所示的结构52，该刻蚀步骤选择性地去除绝缘材料，如氧化物直到底切含硅衬底12的区或者可选择的多晶硅层并使含硅衬底12的区或者可选择的多晶硅层剥离，其中第一埋置绝缘区20与凹进区17接触。在本发明的这个步骤中可以采用的刻蚀工艺的例子包括BHF(10∶1)。最终的结构52是一基本平坦的结构。在剥离工序后可以执行平坦化工艺如CMP或研磨以提高该结构的平坦性。
也可以在如图1D所示的双重厚度SOI结构50上执行进一步工艺步骤以提供如图2所示的结构56。特定地，第二SOI区24中的凹进区17的侧壁可以以电介质材料作为衬里，以在至少一个开口18中的凹进区17的侧壁上提供间隔件30。通过淀积和刻蚀工艺形成间隔件30。间隔件30由绝缘材料构成，包括例如氧化物、氮化物、氮氧化物或其组合，包括由此形成的多层结构。间隔件30通常具有从大约20到大约100nm的厚度，更为常用的厚度是从大约40到大约80nm。
然后凹进区17中的至少一个开口18被填充半导体材料32，如上述含硅半导体材料中的一种或非含硅材料如GaAs、InAs、InP或Ge。采用包括外延生长的传统的淀积工艺形成半导体材料32。在一个优选实施例中，半导体材料32由硅组成，在如750℃和在如硅烷或二氯甲硅烷的气氛下进行外延生长形成硅。如图2所示的结构56基本上是平坦的，也就是，半导体材料32相对于含硅衬底12或多晶硅层的上表面和非凹进表面基本上是共面的。
可以在图1E、图1D或图2所示的结构上执行传统的CMOS工艺步骤。形成在图1E和图2所示的衬底顶上的器件会形成在SOI区上，尽管形成在图1D所示衬底上的器件可以被置于SOI区或非SOI区即体区的顶上。在其它的实施例中，含硅衬底12包括位于块硅层12A顶上的SiGe合金层12B。执行上述工艺步骤直到SIMOX步骤(包括该SIMOX步骤)以提供图3所示的结构58。在此结构中，一些埋置绝缘层20位于块硅层12A和SiGe合金层1B之间的界面处(见第一SOI区22)，尽管其它的埋置绝缘区20被块硅层12A埋置(见第二SOI区24)。要说明的是，图3中12B也可以是代替SiGe层的多晶硅层。
图3所示的结构58可以被加工以提供类似于图2所示结构的一种结构。
在上面描述和图示的各种实施例中，含硅衬底12和半导体材料32具有相同的晶向，其可以是(110)、(111)或(100)。
应当说明的是，可以改变上述工艺步骤的掩模或刻蚀深度以形成不同于那些所描述结构的略微改变的结构，但是熟悉本领域的人员会认识到它们仍落在本发明的保护范围中。
尽管参照优选实施例对本发明进行了特定地展示和描述，熟悉本领域的人员会理解，前述和其它的形式上和细节上的变化可以存在而没有脱离本发明的精神和保护范围。因此本发明不仅限于所述和所示的确定的形式和细节，而应该是附带的权利要求书的保护范围。
权利要求
1.一种形成构图的绝缘体上硅(SOI)衬底的方法，包括在含硅材料的表面上形成具有至少一个开口的硅掩模；采用刻蚀工艺通过该至少一个开口使含硅材料凹进，以提供具有凹进区和非凹进区的结构；和在所述非凹进区中形成第一埋置绝缘区，在所述凹进区中形成第二埋置绝缘区，其中在所述非凹进区中的所述第一埋置绝缘区位于所述凹进区中的所述第二埋置绝缘区的上方。
2.如权利要求1所述的方法，其特征在于，所述硅掩模包括抗蚀剂或抗蚀剂/硬掩模双层。
3.如权利要求2所述的方法，其特征在于，所述硬掩模包括氧化物、氮化物、氮氧化物、多晶硅或其组合。
4.如权利要求1所述的方法，其特征在于，所述含硅材料包括含硅衬底。
5.如权利要求1所述的方法，其特征在于，所述含硅材料包括上有多晶硅或SiGe层的含硅衬底。
6.如权利要求1所述的方法，其特征在于，所述的形成具有至少一个开口的所述硅掩模的步骤包括光刻术和可选择的刻蚀。
7.如权利要求1所述的方法，其特征在于，所述的通过至少一个开口使含硅材料凹进的所述刻蚀工艺包括干法刻蚀步骤。
8.如权利要求1所述的方法，其特征在于，所述的形成第一和第二埋置绝缘区的步骤包括离子注入的步骤和退火步骤。
9.如权利要求8所述的方法，其特征在于，所述的离子注入步骤包括注入氧离子或氮离子的至少一种。
10.如权利要求8所述的方法，其特征在于，所述的离子注入步骤采用大约1×1017原子/cm2或更大的离子剂量。
11.如权利要求8所述的方法，其特征在于，所述的离子注入步骤采用大约40keV或更大的注入能量并且在从大约200℃到大约600℃的温度下进行。
12.如权利要求8所述的方法，其特征在于，所述的离子注入步骤采用基本离子注入步骤和在从大约4K到大约200℃的温度下进行的第二离子注入步骤。
13.如权利要求8所述的方法，其特征在于，所述的退火步骤在从大约650℃到大约1325℃的温度下在氧化性气氛下进行。
14.如权利要求1所述的方法，进一步包括执行剥离工序，其中第一埋置绝缘区和其上方的含硅材料被除去。
15.如权利要求14所述的方法，其特征在于，所述的剥离工序包括湿法化学刻蚀剂。
16.如权利要求14所述的方法，进一步包括在所述的剥离工序后进行平坦化工艺步骤。
17.如权利要求1所述的方法，进一步包括以绝缘体作为位于所述第二埋置绝缘区上方的所述至少一个开口的衬里，并用半导体材料充填该至少一个开口的其余部分。
18.如权利要求17所述的方法，进一步包括平坦化工序。
19.如权利要求1所述的方法，进一步包括在所述第一埋置绝缘区和所述第二埋置绝缘区上形成互补金属氧化物半导体器件。
20.一种形成构图的绝缘体上硅衬底的方法，包括在含硅材料的表面上形成具有至少一个开口的硅掩模；采用刻蚀工艺通过该至少一个开口使含硅材料凹进以提供具有凹进区和非凹进区的结构；在所述非凹进区中形成第一埋置绝缘区，在所述凹进区中形成第二埋置绝缘区，其中在所述非凹进区中的所述第一埋置绝缘区位于所述凹进区中的所述第二埋置绝缘区的上方；和执行剥离刻蚀工艺，该工艺能去除位于所述非凹进区内的所述第一埋置绝缘区和覆盖第一埋置绝缘区的含硅材料。
全文摘要
本发明提供一种制造构图的绝缘体上硅的方法，该方法包括双重深度的SOI区或在同一衬底中的SOI和非SOI区。本发明的方法包括在含硅材料的表面上形成具有至少一个开口的硅掩模，采用刻蚀工艺通过该至少一个开口使含硅材料凹进以提供具有凹进区和非凹进区的结构，和在所述非凹进区中形成第一埋置绝缘区和在所述凹进区中形成第二埋置绝缘区。根据本发明，在所述非凹进区中的所述第一埋置绝缘区位于所述凹进区中的所述第二埋置绝缘区的上面。可以采用剥离刻蚀工艺以除去第一埋置绝缘区和位于第一埋置绝缘区上面的含硅材料以提供包含SOI和非SOI区的衬底。
文档编号H01L21/84GK1783452SQ20051009265
公开日2006年6月7日 申请日期2005年8月19日 优先权日2004年8月20日
发明者德温德拉·K·萨德纳, 多米尼克·J·施皮斯, 迈克尔·D·斯泰格沃尔特 申请人:国际商业机器公司