电介质存储器及其制造方法

专利名称：电介质存储器及其制造方法
技术领域：
本发明涉及具有立体型电容结构的电介质存储器及其制造方法。
背景技术：
作为铁电存储器，采用平面型及堆栈型结构的1～64kbit的小容量的铁电存储器，已经开始批量生产。最近，正在开发例如在阶差部形成铁电体膜，使用具有平坦部及侧壁部的铁电体膜的立体堆栈型结构的铁电存储器。具有立体堆栈型结构的铁电存储器，采用在下部电极的正下方配置与半导体基板电连接的触头(contact plug)的结构，从而可以缩小单元尺寸，提高集成度。再加上，具有立体堆栈型结构的铁电存储器，通过在阶差部形成电容绝缘膜，从而可以增大电容绝缘膜的表面积，确保容量。
在该铁电存储器之前，已有多种DRAM的单元结构的方案问世(例如参照专利文献1～4)。在这里，特别地，对作为电容绝缘膜使用了BST膜等的高介电常数膜的堆栈型电容器的结构，和作为电容绝缘膜使用了铁电体膜的FeRAM的堆栈型电容器的结构，进行比较。
下面，参照图37(a)～(d)及图38(a)～(c)，讲述现有技术的第1示例涉及的电介质存储器的制造方法。此外，图37(a)～(d)及图38(a)～(c)是表示第1示例涉及的电介质存储器的制造方法的主要工序的剖面图。
首先，如图37(a)所示，被在半导体基板100上的元件分离区域(STI)101划分的元件形成区域，形成杂质扩散层102。接着，在元件分离区域101及杂质扩散层102上，形成层间绝缘膜103。再接着，形成贯通层间绝缘膜103、而且下端与杂质扩散层102的上面连接的存储节点的触头104。
下一步，如图37(b)所示，在层间绝缘膜103上，形成下面与触头104的上端连接的导电性的氧阻挡膜105，以便覆盖触头104。
下一步，如图37(c)所示，在层间绝缘膜103上，形成绝缘膜106，以便覆盖触头104。利用CMP法，将绝缘膜106的表面平坦化。
下一步，如图37(d)所示，通过干蚀刻，在绝缘膜106中形成贯通该绝缘膜106的同时还使氧阻挡膜105的上面露出的孔——电容开口107。
下一步，如图38(a)所示，在电容开口107的壁部及底部和绝缘膜106之上，形成成为下部电极的导电膜108(例如以Pt或Ir为代表的贵金属或其金属氧化物)。
下一步，如图38(b)所示，使用所需的掩模，进行布图，从而在电容开口107内的壁部及底部和绝缘膜106之上中的电容开口107的开口边缘部附近，形成下部电极109。
下一步，如图38(c)所示，使用MOCVD法，在半导体基板100的整个面上形成由铁电膜构成的电容绝缘膜110，以便覆盖下部电极109，然后在该电容绝缘膜110上形成上部电极111。
经过以上工序后，就可以制造出具有立体堆栈型电容器结构的铁电存储器(例如，参照专利文献1)。
下面，参照图39，讲述现有技术的第2示例涉及的具有立体堆栈型结构的电介质存储器的制造方法。此外，图39是表示现有技术的第2示例涉及的具有立体堆栈型结构的电介质存储器的结构的主要部件的剖面图。
如图39所示，在半导体基板200中的被元件分离区域(STI)201划分的元件形成区域，形成杂质扩散层202。在半导体基板200中的元件形成区域上，形成栅电极203。在半导体基板200上，形成第1绝缘膜204，在该第1绝缘膜204中，形成贯通第1绝缘膜204后延伸、而且下端与杂质扩散层202的上面连接的第1触头205。在第1绝缘膜204上，形成比特线206，以便下面与第1触头205的上端连接。在第1绝缘膜204上，形成第2绝缘膜207，以便覆盖比特线206，在该第2绝缘膜207上，形成第1氢阻挡膜208。
另外，在第1氢阻挡膜208、第2绝缘膜207及第1绝缘膜204中，形成这些膜后延伸、而且下端与杂质扩散层202的上面连接的第2触头209。在第1氢阻挡膜208上，形成导电性的氧阻挡膜201，以便下面与第2触头209的上端连接。在第1氢阻挡膜208及氧阻挡膜201之上，形成具有凹部211a的第3绝缘膜211。
另外，在凹部211a的壁部及底部和第3绝缘膜211之上的凹部211a的缘部附近，形成下部电极212。在下部电极212及第3绝缘膜211之上，形成由铁电膜构成的电容绝缘膜213，在该电容绝缘膜213上，形成下部电极214。在下部电极214上，埋入凹部211a地形成第4绝缘膜215，在该第4绝缘膜215上，从下往上，依次形成第2氢阻挡膜216及第5绝缘膜217。
在这里，凹部211a是旨在防止形成下部电极212、电容绝缘膜213及下部电极214之际的阶差被覆性的恶化，如图39所示，断面成为锥形，锥角约70～80°。进而，下部电极212的端部，比凹部211a的开口向外侧延伸，配置在第3绝缘膜上。
下面，参照图40，讲述现有技术的第3示例涉及的具有立体堆栈型结构的电介质存储器。此外，现有技术的第3示例涉及的电介质存储器，作为上部电极及下部电极，都使用Ru膜的同时，作为电容绝缘膜，还使用BST膜等高介电常数膜。另外，图40是现有技术的第3示例涉及的具有立体堆栈型结构的电介质存储器的结构的主要部件的剖面图。
如图40所示，在由硅基板构成的半导体基板300之上，形成第1层间绝缘膜301。在第1层间绝缘膜301中，形成贯通该第1层间绝缘膜301后延伸的同时、下端与半导体基板300中的所定区域(例如源/漏区域)连接的由多晶硅形成的容量触头302。在第1层间绝缘膜301上，形成下面与容量触头302的上端连接的阻挡金属层303，在该阻挡金属层303上，从下往上依次形成第1电极层304和筒状体或箱状体的第2电极层305。这样，就形成由阻挡金属层303、第1电极层304及第2电极层305构成的、中央有凹部的有底的筒状体或箱状体的下部电极。此外，从该凹部的底部向上方延伸的筒状体或箱状体的第2电极层305的侧壁，其特征在于在图40所示的剖面图上，是具有顶角为锐角的三角形(例如，参照专利文献5)。
下面，参照图41(a)～(d)及图42(a)～(d)，讲述现有技术的第3示例涉及的具有堆栈型结构的电介质存储器的制造方法。此外，图41(a)～(d)及图42(a)～(d)是表示现有技术的第3示例涉及的具有堆栈型结构的电介质存储器的制造方法的主要工序的剖面图。
首先，如图41(a)所示，在由硅构成的半导体基板300之上，形成第1层间绝缘膜301后，形成在贯通该第1层间绝缘膜301的同时、与半导体基板300中的所定区域(例如源/漏区域(未图示))连接的由多晶硅形成的容量触头302。接着，在第1层间绝缘膜301上，形成从下往上依次层叠膜厚50nm的TiN层及膜厚50nm的Ti层构成的阻挡金属层303。接着，在阻挡金属层303上，依次形成由膜厚80nm的Ir膜构成的第1电极层304由膜厚400nm的Ru膜构成的筒状体或箱状体的第2电极层305。
接着，如图41(b)所示，在第2电极层305上，形成膜厚400nm的SiO2膜，在该SiO2膜上，形成光致抗蚀剂膜后，采用光刻法，形成具有开口图案307h的抗蚀剂膜307。接着，以为具有开口图案307h的抗蚀剂膜307掩模，蚀刻SiO2膜，从而形成具有开口图案307h的加工用掩模306。
接着，采用打磨处理，除去抗蚀剂膜307后，如图41(b)所示，使用加工用掩模306，蚀刻第2电极层305及第1电极层304。接着，采用将Cl2气体作为蚀刻气体的RIE法，继续使用加工用掩模306，蚀刻阻挡金属层303，从而在加工用掩模306之下，形成由第2电极层305、第1电极层304及阻挡金属层303构成的近似于台形的岛状隆起部，同时使第1层间绝缘膜301的表面露出。
接着，如图41(d)所示，遍及半导体基板300的整个面，在埋入条纹状的隆起部之间的同时，还直到超过该隆起部的上面为止，形成由TEOS层构成的第2层间绝缘膜308。然后，使用CMP技术，研磨除去第2层间绝缘膜308的一部分和掩模306，在使第2层间绝缘膜308的上面露出的同时，还使第2层间绝缘膜308及第2电极层305的表面平坦化。
接着，如图41(a)所示，在将第2层间绝缘膜308用作掩模的同时，还将第1电极层304作为蚀刻阻挡层使用，蚀刻第2电极层305，从而形成使第1电极层304的上面露出的凹部305h。这样，就形成由阻挡金属层303、第1电极层304及第2电极层305构成的、中央具有凹部305的有底的筒状体或箱状体的下部电极。此外，从该凹部305h的底部向上方延伸的筒状体或箱状体的第2电极层305的侧壁，在图42(a)所示的剖面图上，是具有顶角为锐角的三角形，第2层间绝缘膜308和第2电极层305的交界面，与半导体基板300的主面构成的角度，是90°以上。
接着，如图42(b)所示，在凹部305h的壁部及底部和第2层间绝缘膜308的上面，形成由膜厚30nm的BST膜构成的电容绝缘膜309。
接着，如图42(c)所示，在电容绝缘膜309上，形成由膜厚500nmRu膜构成的上部电极310。至此，就形成图40所示的电介质存储器。
(专利文献1)美国专利6239461号公报(column 5 line 44-column 6line 26 fig 5)(专利文献2)特开昭61-296722号公报(第2-第3页、第1图)(专利文献3)特开平5-226583号公报(专利文献4)特开平9-148534号公报(专利文献5)特许第3415478号公报(第4-第6页、第1图-第3图)采用上述的现有技术的第1示例涉及的电介质存储器的制造方法后，在含有电容开口107的绝缘膜106上形成导电膜108后，必须使用所需的掩模进行布图，从而形成下部电极109。这时，为了使下部电极109的端部不落入电容开口107内，必须使其具有与掩模配合的冗余量，所以还在绝缘膜106中电容开口107的开口缘部附近存在的部位上形成下部电极109的端部。因此，在现有技术的第1示例涉及的电介质存储器的制造方法中，存在着不适合于单元细微化的问题。
另外，还存在难以在电容开口107内使下部电极109阶差被覆性良好地成膜。在现有技术中，作为使Pt或Ir等贵金属类材料成膜的手法，主要采用溅射法，而CVD法或电镀法，还处于试验阶段，尚未得到实用化。因此，使用溅射法，在电容开口107内使下部电极109成膜时，由于下部电极109中在电容开口107的底部形成的部位的阶差被覆性不好，所以在后道工序的铁电体的结晶化所需的热处理后，就存在下部电极109断线的问题。
另外，受电容开口107的开口径的大小的影响，粒子还有时不能进入电容开口107的内部。这时，使用瞄准溅射法等增加垂直成分时，粒子进入电容开口107的内部的效率也被认为很低。更重要的是，由于溅射速率低，所以要大量使用单价非常高的贵金属，致使成本上升的问题十分突出。由于担心这些问题，结果只好按照溅射的情况，调整电容开口107的开口径，在其范围内形成单元结构。所以存在如果要确保足够的电极面积，就必然造成单元尺寸增大的问题。
在现有技术的第2示例涉及的电介质存储器中，为了防止例如采用溅射法使下部电极212成膜之际，产生外伸，导致阶差被覆性恶化，而使凹部211a的壁部成为锥状。这样，凹部211a的上部的开口径变大，由于带锥角，所以存在半导体基板200的主面水平方向上的单元尺寸增加的问题。
另外，和上述的现有技术的第1示例一样，还存在单元尺寸增加的问题。进而，由于电场集中到下部电极211的端部的角部x处，所以还存在电容绝缘膜213的铁电体膜的可靠性(耐久特性等)劣化的问题。
在现有技术的第3示例涉及的电介质存储器中，因为具有不在第2层间绝缘膜308上形成下部电极的结构，所以由前文讲述的制造方法可知可以利用由难以被蚀刻的材料——贵金属的Ru膜构成的第2电极层205的壁部蚀刻后成为锥形的这一特点，形成现有技术的第3示例涉及的电介质存储器。进而，利用对第2电极层205蚀刻后形成的具有锥形的岛状的隆起部，将包围岛状的隆起部的第2层间绝缘膜308作为掩模，进行蚀刻后，如图42(a)所示，自我整合地形成凹部305h，形成顶角是锐角的断面三角形状的第2电极层205。
可是，采用上述的现有技术的第3示例涉及的电介质存储器的制造方法后，对于由蚀刻加工比绝缘膜困难的导电膜构成的第2电极层205，至少需要进行2次蚀刻，经过这2次蚀刻后，在壁部的内外，形成具有锥形的凹部305h。因此，在对第2电极层205进行蚀刻之际，作为相邻的凹部305h的间隔，需要相应壁部内外的锥形形状，使其具有冗余量。所以存在难以使半导体基板300的主面中的水平方向中的单元尺寸细微化的问题。
进而，为了形成下部电极而需要进行的工序复杂，而且对蚀刻加工困难的材料，在增大加工时间的同时，还增多蚀刻量，所以还存在生产效率低的问题。

发明内容
有鉴于此，本发明的目的在于提供能够提高电容绝缘膜的阶差被覆性，实现单元尺寸细小化的电介质存储器及其制造方法。
为了解决上述课题，本发明的一个侧面涉及的第1电介质存储器的制造方法，其特征在于，包括在基板上形成第1下部电极的工序；在第1下部电极上，形成第1绝缘膜的工序；在第1绝缘膜中，形成到达第1下部电极的上面的孔的工序；至少在孔的底部及壁部形成导电膜的工序；进行蚀刻，除去孔的底部存在的导电膜，形成由残存在孔壁的导电膜构成的第2下部电极的工序；在第1下部电极及第2下部电极上，不埋入孔内地形成电容绝缘膜的工序；在电容绝缘膜上，形成上部电极的工序。
采用本发明的一个侧面涉及的第1电介质存储器的制造方法后，进行蚀刻，除去导电膜中孔底形成的部分，从而能够在孔壁上自我整合地形成具有圆滑的形状(以下称作“侧壁形状”)的第2下部电极。这样，由于没有使用掩模对导电膜进行布图的工序，所以可以减少使用掩模的次数，提高产品合格率。另外，因为能够只在壁上自我整合地形成第2下部电极，所以在孔内形成下部电极之际，不必确保和孔的掩模吻合的冗余量(对准冗余量)——这在现有技术中是必不可少的，因此能够缩短孔间(即电容器间)距离，所以能够实现单元的细微化。进而，由于第2下部电极不残存在第1绝缘膜上，所以能够缓和局部性的电场集中。
另外，对导电膜进行蚀刻后，例如采用溅射法堆积导电膜时，也能够抑制堆积时产生的外伸，所以能够防止外伸导致的断线。进而，经过蚀刻后，孔内形成的第2下部电极的形状，成为侧壁状，所以能够在具有比孔壁光滑的倾斜面的第2下部电极上，阶差被覆性良好地形成电容绝缘膜。综上所述，采用本发明的一个侧面涉及的第1电介质存储器的制造方法后，能够在不变更孔的上部开口径地形成阶差被覆性优异的立体型电容器的同时，还能够实现单元细小化。
在本发明的一个侧面涉及的第1电介质存储器的制造方法中，在形成第1绝缘膜的工序之后，而且在形成孔的工序之前，还具有在第1绝缘膜上，形成作为蚀刻阻挡层发挥作用的第2绝缘膜的工序；形成孔的工序，最好是在第1绝缘膜及第2绝缘膜中，形成到达第1下部电极的上面的孔的工序。
这样，由于在孔的上部周围，形成不易被蚀刻的第2绝缘膜，所以在除去导电膜中存在于孔底部分的蚀刻中，能够抑制第2绝缘膜中存在于孔的上部周边的部分被过度蚀刻。所以，能够抑制起因于过度蚀刻的孔的高度的离差，能够防止伴随着它而产生的单元容量的离差。
在本发明的一个侧面涉及的第1电介质存储器的制造方法中，在形成第2下部电极的工序之后，而且在形成电容绝缘膜的工序之前，最好还具有除去在第2下部电极的上端之上存在的第1绝缘膜的工序。
这样，因为能够除去构成孔的第1绝缘膜中的对容量没有贡献的部分，所以能够形成效率良好而且没有多余部分的电容器。另外，由于在孔壁中的上部附近，不会因为有无第2下部电极而产生阶差，所以能够在后道工序中，阶差被覆性良好地形成电容绝缘膜。
在本发明的一个侧面涉及的第1电介质存储器的制造方法中，形成导电膜的工序，最好使用溅射法。
现在，将贵金属类的导电膜作为下部电极使用时，通常使用溅射法。但由于与CVD法相比，溅射法的阶差被覆性差，所以使用溅射法形成下部电极后，存在出现外伸(over hang)的问题。可是，在本发明中，因为能够利用蚀刻除去导电膜中存在于孔底部的部分，能够自我整合地只在孔壁上形成第2下部电极，所以能够防止采用溅射法造成的外伸问题。
在本发明的一个侧面涉及的第1电介质存储器的制造方法中，第1下部电极和第2下部电极，最好由同一种导电材料构成。
这样，能够提高其它工艺的自由度。
在本发明的一个侧面涉及的第1电介质存储器的制造方法中，第1下部电极和第2下部电极，最好由不同的导电材料构成。
这样，在通过蚀刻形成第2下部电极之际，能够选择具有和第1下部电极的选择比的蚀刻条件，所以能够减少过度蚀刻带来的单元容量的离差，有利于种种单元设计。
本发明的一个侧面涉及的第2电介质存储器的制造方法，其特征在于，包括在基板上形成第1下部电极的工序；在第1下部电极上，形成第1绝缘膜的工序；在第1绝缘膜中，形成到达第1下部电极的上面的孔的工序；进行蚀刻，除去孔底露出的第1下部电极，从而在第1下部电极上形成凹部，同时还形成由在孔壁上形成凹部之际被除去的构成第1下部电极的材料构成第2下部电极的工序；在凹部的壁部及底部和第2下部电极上，不埋入孔内地形成电容绝缘膜的工序；在电容绝缘膜上，形成上部电极的工序。
采用本发明的一个侧面涉及的第2电介质存储器的制造方法后，能够只在由孔及凹部构成的电容开口内自我整合地形成由在第1下部电极上形成凹部之际被蚀刻除去的第1下部电极材料构成的、具有侧壁形状的第2下部电极。这样，由于能够在具有所需尺寸的电容开口内，有效地而且自我整合地形成第2下部电极，所以在孔内形成下部电极之际，不必确保和孔的掩模吻合的冗余量(对准冗余量)——这在现有技术中是必不可少的，因此能够缩短孔间(即电容器间)距离，能够实现单元的细微化。进而，由于在加工第2下部电极之际不需要使用掩模，所以可以减少使用掩模的次数，通过例如减少除去掩模的工序等，提高产品合格率。进而，采用电容开口由孔及凹部构成的结构后，与只由孔构成的电容开口相比，由孔及凹部构成的电容开口的表面积增加，在能够充分确保容量的同时，还能够维持电容开口的下部中的阶差被覆性。进而，由于第2下部电极不残存在第1绝缘膜上，所以能够缓和局部性的电场集中。
在本发明的一个侧面涉及的第2电介质存储器的制造方法中，在形成孔的工序之后，而且在形成凹部及第2下部电极的工序之前，还具有在孔壁及底部形成导电膜的工序；形成凹部及第2下部电极的工序，最好是进行蚀刻，除去在孔的底部形成的第1下部电极及导电膜，从而在第1下部电极上形成凹部的同时，还在孔壁上形成由在形成凹部之际被除去的部分的材料构成的第2下部电极。
这样，能够只在由孔及凹部构成的电容开口内自我整合地形成由在第1下部电极上形成凹部之际被蚀刻除去的第1下部电极材料及导电膜构成的第2下部电极。这样，能够在具有所需尺寸的电容开口内，有效地而且自我整合地形成第2下部电极的基础上，充分确保第2下部电极的侧壁中的膜厚。所以，能够提高工艺的稳定性。进而，在第1绝缘膜中的存在于孔周围的部分上也形成导电膜时，在蚀刻该导电膜之际，能够防止第1绝缘膜的膜厚减少，所以能够维持具有所需深度的电容开口，抑制单元容量的下降。
在本发明的一个侧面涉及的第2电介质存储器的制造方法中，在形成第1绝缘膜的工序之后，而且在形成孔的工序之前，还具有在第1绝缘膜上，形成作为蚀刻阻挡层发挥作用的第2绝缘膜的工序；形成孔的工序，最好是在第1绝缘膜及第2绝缘膜中，形成到达第1下部电极的上面的孔的工序。
这样，在第1绝缘膜上，配置由蚀刻之际难以蚀刻的材料构成的第2绝缘膜后，可以提制与单元容量下降相关的第1绝缘膜的膜厚的减少。
在本发明的一个侧面涉及的第2电介质存储器的制造方法中，第1下部电极，在基板上形成的导电层上形成；蚀刻最好进行到除去孔底的第1下部电极，直到露出导电层的上面为止。
这样，在第1下部电极之下，配置由难以蚀刻的材料构成的导电层后，能够在蚀刻之际，在露出导电层的上面的地方停止对第1下部电极的蚀刻。这样，可以使第1下部电极形成的凹部的深度成为一定，所以能够抑制单元容量的离差。
在本发明的一个侧面涉及的第1或第2电介质存储器的制造方法中，在形成第2下部电极的工序之后，而且在形成电容绝缘膜的工序之前，最好还具有在氧气体下将第2下部电极退火的工序。
这样，能够强化由结合力在蚀刻后受到削弱的导电膜构成的第2下部电极的结合力。这样，因为能够充分发挥作为电极的功能，所以能够提供特性稳定的电容器。
在本发明的一个侧面涉及的第1或第2电介质存储器的制造方法中，形成电容绝缘膜的工序，最好使用MOCVD法。
这样，在使用MOCVD法形成电介质膜时，在多元系中，既提高阶差被覆性，又维持良好的分极持性，是非常困难的。但形成具有侧壁形状的第2下部电极后，由于孔的开口越往上越大，气体容易进入孔的开口内，所以能够减少使用MOCVD法带来的阶差被覆性的困难程度。
在本发明的一个侧面涉及的第2电介质存储器的制造方法中，第1下部电极和第2下部电极，最好由贵金属或贵金属氧化物构成。
这样，由于贵金属或贵金属氧化物化学性能稳定，所以具有不容易被蚀刻的性质。因此在进行蚀刻之际，这些材料因其条件不进行化学反应后发挥，而是被物理性地排出，所以对第2下部电极的形成来说，是适当的材料。另外，在对铁电体膜进行高温结晶化时，这些材料不与铁电体膜反应，在这一点上，也是适当的材料。
本发明的一个侧面涉及的第1电介质存储器，其特征在于，包括在基板上形成第1下部电极，具有在第1下部电极上形成、到达第1下部电极的上面的孔的第1绝缘膜，在孔壁上形成的第2下部电极，在第1下部电极及第2下部电极的表面上不埋入孔内地形成的电容绝缘膜，在电容绝缘膜上形成的上部电极；对孔壁而言，第2下部电极的膜厚，下方比孔壁的上方厚。
采用本发明的一个侧面涉及的第1电介质存储器后，只在孔壁形成下部电极，不在第1绝缘膜上形成下部电极，所以能够实现存储单元的细小化。进而，因为在第1绝缘膜上不残留下部电极，所以能够缓和局部性的电场集中。进而，因为在孔壁上形成侧壁形状的第2下部电极，所以能够在实现圆滑的电极形状的同时，还缓和孔的开口附近的局部性的电场集中，延长电介质膜的可靠性。另外，能够提高使用MOCVD法形成电容绝缘膜时的阶差被覆性，能够缓和局部性的电场集中。进而，由于孔的开口径越向孔的上部越大，而越向孔的底部越小，所以使用MOCVD法形成电容绝缘膜之际，原料气体容易进入孔的开口内，可以在孔壁上形成的第2下部电极上，阶差被覆性良好地形成电容绝缘膜。
本发明的一个侧面涉及的第2电介质存储器，其特征在于，包括在基板上形成的、上部具有凹部的第1下部电极，在第1下部电极之上形成的、具有到达凹部的孔的第1绝缘膜，在孔壁上形成的、而且侧壁与凹部的壁部连续地形成的第2下部电极，在凹部的壁部及底部和第2下部电极之上、不埋入孔内地形成的电容绝缘膜，在电容绝缘膜之上形成的上部电极；对孔壁而言，第2下部电极的膜厚，下方比孔壁的上方厚。
采用本发明的一个侧面涉及的第2电介质存储器后，和第1电介质存储器一样，在能够使存储单元细小化的同时，还能够通过采用电容开口由孔及凹部构成的结构，从而与只由孔构成的电容开口相比，增加由孔及凹部构成的电容开口的表面积，充分确保其容量。另外，因为电容开口由孔及凹部构成，第2下部电极由从第1下部电极除去的材料构成，所以从原理上可以避免为了获得高容量而加深电容开口时发生的阶差被覆性下降的问题，能够维持电容开口的下部中的阶差被覆性。
在本发明的一个侧面涉及的第1或第2电介质存储器中，在第1绝缘膜的上部，最好还具有作为蚀刻阻挡层发挥作用的第2绝缘膜。
这样，采用在孔的上部的周围形成不容易被蚀刻的第2绝缘膜的结构后，能够在形成第2下部电极之际的蚀刻中，抑制第2绝缘膜中在孔的上部的周边存在的部位被过度蚀刻，所以能够实现抑制起因于过度蚀刻的孔的高度的离差的结构。这样，能够实现单元容量的离差减少的电介质存储器。
在本发明的一个侧面涉及的第1或第2电介质存储器的制造方法中，第1下部电极和第2下部电极，最好由同一种导电材料构成。
这样，因为只要考虑一种电极材料和电容绝缘膜的相性，例如结晶成长时的晶格整合性或来自电极的杂质扩散等就行，所以不必考虑异种材料的电极之间的相互作用，与采用异种材料的电极时相比，不限制其它工艺的自由度。进而，因为，第1下部电极和第2下部电极由同一种材料构成，所以在形成第2下部电极的工序中，在除去导电膜中的存在于孔的底部的部分之际，位于下方的第1下部电极被过度蚀刻，在第1下部电极的上部形成凹部，所以能够使第1下部电极的面积增大凹部的深度。这样，就能够加大单元的开口内部中的实效容量。
在本发明的一个侧面涉及的第1或第2电介质存储器的制造方法中，第1下部电极和第2下部电极，最好由不同的导电材料构成。
例如作为第1下部电极，采用能够充分发挥氧阻挡或杂质扩散防止层的作用的材料后，可以使第1下部电极作为存储节点触头保护层发挥作用。另外，由于第1下部电极和第2下部电极是不同的材料，所以蚀刻形成第2下部电极之际，能够设定成和第1下部电极具有选择比的蚀刻条件，所以与第1下部电极和第2下部电极采用相同的材料时相比，能够减少对第1下部电极的过度蚀刻，能够抑制单元开口内部中的实效容量的离差。
在本发明的一个侧面涉及的第1或第2电介质存储器的制造方法中，第1下部电极及第2下部电极，最好由贵金属或贵金属氧化物构成。
一般来说，贵金属或贵金属氧化物化学性能稳定，由贵金属或贵金属氧化物构成的下部电极，在为了使铁电体膜结晶化而进行的高温退火时，不与铁电体膜反应，可以发挥作为下部电极的作用。进而，与DRAM相比，由于特性上的差异，使用由铁电体膜构成的电容绝缘膜的ReRAM中的电极及电容绝缘膜的膜厚都很厚。所以，为了在FeRAM中获得和DRAM相同的单元容量，需要考虑膜厚差，加大孔的开口径。但采用本发明后，通过蚀刻孔内堆积的导电膜，从而在使导电膜的膜厚变薄的同时，还形成侧壁形状的第2下部电极，所以能够减少单元面积的增大。
综上所述，采用本发明后，能够通过蚀刻孔底存在的导电材料，自我整合地只在孔壁形成由导电材料构成的下部电极。就是说，因为不需要与掩模吻合的冗余量，所以能够在具有所需尺寸的电容开口内，有效地而且自我整合地形成下部电极。这样，在能够实现单元的细小化的同时，还能够制造出阶差被覆性优异的电介质存储器。


图1是表示本发明的第1实施方式涉及的电介质存储器的结构的主要部件的剖面图。
图2(a)～(c)是表示本发明的第1实施方式涉及的电介质存储器的制造方法主要工序的剖面图。
图3(a)～(c)是表示本发明的第1实施方式涉及的电介质存储器的制造方法主要工序的剖面图。
图4(a)～(c)是表示本发明的第1实施方式涉及的电介质存储器的制造方法主要工序的剖面图。
图5是表示本发明的第2实施方式涉及的电介质存储器的结构的主要部件的剖面图。
图6是表示本发明的第2实施方式涉及的电介质存储器的结构的变形例的主要部件的剖面图。
图7(a)～(c)是表示本发明的第2实施方式涉及的电介质存储器的制造方法主要工序的剖面图。
图8(a)～(c)是表示本发明的第2实施方式涉及的电介质存储器的制造方法主要工序的剖面图。
图9(a)～(c)是表示本发明的第2实施方式涉及的电介质存储器的制造方法主要工序的剖面图。
图10是本发明的第2实施方式中的将第2下部电极退火时的电容器的耐压特性图。
图11是表示本发明的第3实施方式涉及的电介质存储器的结构的主要部件的剖面图。
图12(a)～(c)是表示本发明的第3实施方式涉及的电介质存储器的制造方法主要工序的剖面图。
图13(a)～(c)是表示本发明的第3实施方式涉及的电介质存储器的制造方法主要工序的剖面图。
图14(a)～(c)是表示本发明的第3实施方式涉及的电介质存储器的制造方法主要工序的剖面图。
图15(a)～(c)是表示本发明的第2及第3实施方式涉及的电介质存储器的制造方法的变形例的主要工序的剖面图。
图16(a)及(b)是表示本发明的第2及第3实施方式涉及的电介质存储器的制造方法中使用溅射法由堆积的导电膜形成第2下部电极的方法的主要工序的剖面图。
图17是表示本发明的第4实施方式涉及的电介质存储器的结构的主要部件的剖面图。
图18是表示本发明的第5实施方式涉及的电介质存储器的结构的主要部件的剖面图。
图19是表示本发明的第6实施方式涉及的电介质存储器的结构的主要部件的剖面图。
图20(a)～(c)是表示本发明的第6实施方式涉及的电介质存储器的制造方法主要工序的剖面图。
图21(a)及(b)是表示本发明的第6实施方式涉及的电介质存储器的制造方法主要工序的剖面图。
图22(a)～(c)是表示本发明的第6实施方式涉及的电介质存储器的制造方法主要工序的剖面图。
图23是表示本发明的第7实施方式涉及的电介质存储器的结构的主要部件的剖面图。
图24(a)～(c)是表示本发明的第7实施方式涉及的电介质存储器的制造方法主要工序的剖面图。
图25(a)～(c)是表示本发明的第7实施方式涉及的电介质存储器的制造方法主要工序的剖面图。
图26(a)～(c)是表示本发明的第7实施方式涉及的电介质存储器的制造方法主要工序的剖面图。
图27(a)及(b)是为了具体讲述本发明的第7实施方式涉及的第2下部电极的形成而绘制的剖面图。
图28是本发明的第7实施方式中的凹部42h和第2下部电极44的侧壁膜厚的关系图。
图29是表示本发明的第8实施方式涉及的电介质存储器的结构的主要部件的剖面图。
图30(a)～(c)是表示本发明的第8实施方式涉及的电介质存储器的制造方法主要工序的剖面图。
图31(a)～(c)是表示本发明的第8实施方式涉及的电介质存储器的制造方法主要工序的剖面图。
图32(a)及(b)是表示本发明的第8实施方式涉及的电介质存储器的制造方法主要工序的剖面图。
图33是表示本发明的第9实施方式涉及的电介质存储器的结构的主要部件的剖面图。
图34(a)～(c)是表示本发明的第9实施方式涉及的电介质存储器的制造方法主要工序的剖面图。
图35(a)～(c)是表示本发明的第9实施方式涉及的电介质存储器的制造方法主要工序的剖面图。
图36(a)～(b)本发明的第9实施方式涉及的电介质存储器的制造方法主要工序的剖面图。
图37(a)～(d)是表示现有技术的第1示例涉及的电介质存储器的制造方法主要工序的剖面图。
图38(a)～(c)是表示现有技术的第1示例涉及的电介质存储器的制造方法主要工序的剖面图。
图39是表示现有技术的第2示例涉及的电介质存储器的结构的主要部件剖面图。
图40是表示现有技术的第3示例涉及的电介质存储器的结构的主要部件的剖面图。
图41(a)～(d)是表示现有技术的第3示例涉及的电介质存储器的制造方法主要工序的剖面图。
图42(a)～(c)是表示现有技术的第3示例涉及的电介质存储器的制造方法主要工序的剖面图。
具体实施例方式
下面，参照附图，讲述本发明的各实施方式。
(第1实施方式)下面，参照图1，讲述本发明的第1实施方式涉及的电介质存储器。此外，图1是表示本发明的第1实施方式涉及的电介质存储器的结构的主要部件的剖面图。
如图1所示，在半导体基板1中的被元件分离区域(STI)2划分的元件形成区域，形成杂质扩散层3。在半导体基板1中的元件形成区域上，形成栅电极4，这样，由杂质扩散层3及栅电极4构成晶体管。另外，在半导体基板1的整个面上形成第1绝缘膜5，以便覆盖晶体管。在第1绝缘膜5中，形成贯通该第1绝缘膜5而且下端与杂质扩散层3连接的第1触头6。在第1绝缘膜5之上，形成比特线7，以便下面与第1触头6的上端连接。在第1绝缘膜5上，形成覆盖比特线7的第2绝缘膜8，在该第2绝缘膜8之上，形成第1氢阻挡膜9。
另外，在第1氢阻挡膜9、第2绝缘膜8及第1绝缘膜5中，形成贯通这些膜而且下部与杂质扩散层3连接的第2触头10。在第1氢阻挡膜9上，形成使其下面与第2触头10的上端连接的导电性的氧阻挡膜11。在该氧阻挡膜11上，形成第1下部电极12。在第1氢阻挡膜9上，形成覆盖氧阻挡膜11及第1下部电极12、具有开口部13h的第3绝缘膜13。此外，第1触头6，是比特线触头；第2触头10，是存储节点触头。
另外，只在开口部13h的壁部及底部形成第2下部电极14a。在第2下部电极14a及第3绝缘膜13上，形成由铁电体膜构成的电容绝缘膜15，在该电容绝缘膜15上，形成上部电极16。这样，就由第1下部电极12、第2下部电极14a、电容绝缘膜15及上部电极16构成电容器。另外，在上部电极16之上，形成埋入开口部13h的第4绝缘膜17。在该第4绝缘膜17之上，由下而上，依次形成第2氢阻挡膜18及第5绝缘膜19。
在这里，氧阻挡膜11，是例如由从Ir膜、IrO膜、TiAlN膜及TaAlN膜中选择的某1种构成的单层膜或由多种构成的叠层膜。另外，第1下部电极12及第2下部电极14a，例如由Pt或Ir等贵金属或这些贵金属的氧化物构成。另外，构成电容绝缘膜15的铁电体膜，例如由SPT类、PZT类、BLT类材料构成。
综上所述，采用本发明的第1实施方式涉及的电介质存储器后，第2下部电极14a的端部，不向位于第3绝缘膜13中的开口部13h的上部的外侧的部位上延长，只在开口部13h内形成。这样，就不必在进行下部电极的布图之际确保对开口部而言的对准冗余量(这在现有技术的制造方法中是必需的)。这样，因为不需要对准冗余量，所以对半导体基板1的主面而言，可以实现电容器单元向水平方向的细小化。
另外，采用使开口部13h的壁部，与半导体基板1的主面构成的角度在90°以下的结构。换言之，设置壁部呈正锥形的开口部13h，从而使其成为从开口部13h的底部起，越往上开口径越大的形状，所以以后在开口部13h内形成的第2下部电极14a、电容绝缘膜15及上部电极16的阶差被覆性良好。这样，由于在开口部13h中的弯曲部的成膜良好，所以能够防止断线等的发生。
此外，在本实施方式中，讲述了在覆盖电容器的第4绝缘膜17和第5绝缘膜19之间，形成第2氢阻挡膜18的结构。但作为电容绝缘膜15，使用具有耐还原性的铁电体材料时，也可以采用不形成第1氢阻抗膜9及第2氢阻挡膜18的结构，但是，一般来说，利用氢阻抗膜的组合，例如，在存储器单元的端部连接第1氢挡膜膜9及第2氢挡膜18后，可以利用氢阻抗膜完全覆盖电容器，所以能够防止铁电体电容器受氢的影响而导致特性劣化。
下面，参照图2(a)～(c)、图3(a)～(c)及图4(a)～(c)，讲述本发明的第1实施方式涉及的电介质存储器的制造方法。
图2(a)～(c)、图3(a)～(c)及图4(a)～(c)，是表示本发明的第1实施方式涉及的电介质存储器的制造方法的主要工序的剖面图。
首先，如图2(a)所示，在半导体基板1上的被元件分离区域(STI)2划分的元件形成区域，形成由杂质扩散层3及栅电极4构成晶体管。在这种状态下，在半导体基板1的整个面上，堆积例如由硅氧化膜(SiO2)构成的膜厚500nm～800nm左右的第1绝缘膜5，以便覆盖晶体管。接着，在第1绝缘膜5中，形成贯通该第1绝缘膜5到达杂质扩散层3的第1触孔(contact hole，未图示)后，在该第1触孔内充填钨(W)或多晶硅，从而形成成为比特线触点的第1触头6。
接着，在第1绝缘膜5及第1触头6上，堆积由W或TiN构成的膜厚20～200nm左右的导电膜后，对该导电膜使用所需的掩模进行蚀刻，从而形成下面与第1触头6的上端连接的比特线7。
接着，在第1绝缘膜5上，堆积例如由硅氧化膜(SiO2)构成的膜厚500nm～800nm左右的第2绝缘膜8后，在该第2绝缘膜8上，堆积例如由硅氧化膜(TiN)构成的膜厚20nm～100nm左右的第1氢阻挡层9。接着，在第1氢阻挡膜9、第2绝缘膜8及第1绝缘膜5中，形成贯通这些绝缘膜而且到达杂质扩散层3的第2触孔(未图示)。然后，在该第2触孔内充填钨(W)或多晶硅，从而形成成为存储节点触点的第2触头10。
在这里，在图2(a)所示的工序中，还可以在杂质扩散层3的表面，设置钴硅化物(CoSi2)层。这样，与没有在杂质扩散层3的表面设置钴硅化物层时相比，能够实现低电阻化，能够防止电路动作上的延迟。另外，根据作为以后形成的电容绝缘膜而使用的材料，也可以采用不设置第1氢阻挡膜9的结构。
接着，如图2(b)所示，在第1氢阻挡膜9及第2触头10上，形成膜厚20～200nm左右的导电性氧阻挡膜11。此外，这时，使氧阻挡膜11的下面与第2触头10的上端连接。在这里，氧阻挡膜11，是例如由从Ir膜、IrO膜、TiAlN膜及TaAlN膜中选择的某1种构成的单层膜或由多种构成的叠层膜。另外，氧阻挡膜11是为了防止第2触头10在氧气体下的热处理(该热处理旨在使构成后文讲述的电容绝缘膜15的铁电体膜结晶化)中被氧化而设置的。另外，氧阻挡膜11由TiAlN膜构成时，在作为氧阻挡膜发挥作用的同时，还作为氢阻挡膜发挥作用。此外，构成后文讲述的电容绝缘膜15的铁电体膜结晶化的温度非常低时，就不需要设置氧阻挡膜11。接着，在氧阻挡膜11上，堆积例如由Pt或Ir等贵金属或这些贵金属的氧化物构成的膜100nm～500nm左右的第1下部电极12。
接着，如图2(c)所示，在第1氢阻挡膜9上的整个面上，堆积例如由SiO2构成的膜500nm～1000nm左右的第3绝缘膜13，以便覆盖氧阻挡膜11及第1下部电极12。然后，采用CMP法等，使第3绝缘膜13的表面平坦化。
接着，如图3(a)所示，采用图刻蚀术及干蚀刻法，在第3绝缘膜13上形成到达第1下部电极12的上面的开口部13h。此外，使开口部13h的壁部与半导体基板1的主面构成的角度为90°以下地形成开口部13h后，就能够在以后的工序中，更有效地形成阶差被覆性良好的第2下部电极14a。
接着，如图3(b)所示，采用CVD法，在开口部13h的壁部和底部上，形成例如由Pt或Ir等贵金属或这些贵金属的氧化物构成的导电膜20，成为不完全埋入开口部13h的内部的程度。
接着，如图3(c)所示，采用CMP法，除去导电膜20中在第3绝缘膜13的上面存在的部分，从而只在开口部13h的内部形成第2下部电极14a。就是说，从立体上看，第2下部电极14a具有在开口部13h的壁部和底部上形成的筒状。
接着，如图4(a)所示，采用MOCVD法，形成例如SBT(Sr1-yBi2+xTa2O9、式中X满足0≤X的关系，y满足y≤1的关系)类、PZT(Pb(ZrxT1-x)O3、式中x满足0≤x≤1)类、或BLT(Bi4-xLaxTi3O12、x满足0≤x≤1的关系)类的材料构成的铁电体膜构成的电容绝缘膜15。
接着，如图4(b)所示，在电容绝缘膜15上，形成由贵金属或这些硅金属的氧化物构成的上部电极16，在这里，作为贵金属，例如是Pt或Ir。
接着，如图4(c)所示，在上部电极16上，埋入开口部13h地形成第4绝缘膜17后，在该第4绝缘膜17上，从下往上依次形成第2氢阻挡膜18及第5绝缘膜19。
综上所述，采用本发明的第1实施方式涉及的电介质存储器的制造方法后，能够制造前文讲述的第1实施方式涉及的电介质存储器。另外，在开口部13h的壁部和底部以及第3绝缘膜13上，形成导电膜20后(参照图3(b))，采用CVD法，除去导电膜20中在第3绝缘膜13的上面存在的部分(参照图3(c))，从而能够只在开口部13h的内部自我整合地形成第2下部电极14a。因此，不必确保对下部电极进行布图之际的对准冗余量。这样，由于不需要对准冗余量后，所以能够实现电容器单元对半导体基板的主面而言的向水平方向的细小化。
另外，采用以上的第1实施方式涉及的电介质存储器及其制造方法后，能够防止在第1下部电极12之下形成氧阻挡膜11的还原。在这方面，采用现有技术的实施示例时，在加工(布图)下部电极后，需要利用打磨等，除去布图之际使用的抗蚀剂。由于在抗蚀剂中，大量含有C-H基，所以在打磨之际，C-H结合被切断后产生氢。存在产生的氢将例如下层的导电性氧化物——氧阻挡膜或使用导电性氧化物时的下部电极还原的问题。因此，出现氧阻挡性的下降或还原产生的过剩的金属成分向铁电体膜中扩散，从而导致产生的泄漏电流增加的现象。可是，采用本发明的第1实施方式涉及的电介质存储器及其制造方法后，因为不需要对第2下部电极14a进行布图，所以不需要打磨抗蚀剂，这样，在形成第2下部电极14a之际，可以避免氧阻挡膜11的还原问题。
进而，现有技术在加工下部电极之际，有时使用硬掩模。但因为在容量元件形成用的开口内设置的硬掩模，沿着开口内的壁部成膜，所以加工下部电极后，难以除去使用了成为各向异性蚀刻的干蚀刻法的掩模。另外，采用成为同向异性蚀刻的湿蚀刻法时，由于难以使药液充分进入容量元件形成用的细小的开口内，所以也难以完全除去硬掩模。这样，由于残存着掩模，所以存在对以后形成电容绝缘膜之际带来坏影响的问题，可是，采用本发明的第1实施方式涉及的电介质存储器及其制造方法后，因为不需要对第2下部电极14a进行布图，所以可以避免出现上述问题。
进而，在现有技术的示例中，由于容量元件形成用的开口凹下去，所以对被凹下去的部分被覆的下部电极进行蚀刻之间，受该凹下去的部分的影响，抗蚀剂的膜厚不匀，由于受驻波效应的影响，还存在不能实现高析象度的布图的问题。可是，采用本发明的第1实施方式涉及的电介质存储器及其制造方法后，因为不需要对第2下部电极14a进行布图，所以可以避免出现上述问题。
(第2实施方式)下面，参照图5，讲述本发明的第2实施方式涉及的电介质存储器。此外，图5是表示本发明的第2实施方式涉及的电介质存储器的结构的主要部件的剖面图。另外，以下在本发明的第2实施方式涉及的电介质存储器中，对和上述本发明的第1实施方式涉及的电介质存储器共同的部分，赋予相同的符号，不再赘述。
如图5所示，本发明的第2实施方式涉及的电介质存储器，与上述本发明的第1实施方式涉及的电介质存储器的不同之处，是第2下部电极14b的形状。就是说，第2下部电极14b在开口部(孔)13h的壁部形成的部分的膜厚，具有从开口部13h的上部向底部逐渐变厚的形状、即所谓侧壁形状的这一点。另外，象第1实施方式那样，第2下部电极14b不在开口部13h的底部形成，只在开口部13h的壁部形成。
本发明的第2实施方式涉及的电介质存储器，如图5所示，采用只在开口部13h的壁部形成侧壁状的第2下部电极14b，在该第2下部电极14b和开口部13h内露出的第1下部电极12上，从下往上依次形成电容绝缘膜15及上部电极16的结构。
综上所述，在本发明的第2实施方式涉及的电介质存储器中，由于第2下部电极14b，其侧壁从底部向上逐渐增大呈圆滑的锥形，所以以后形成的由铁电体膜构成的电容绝缘膜15及上部电极16具有优异的阶差被覆性。因此，在第2实施方式涉及的电介质存储器中，能够在缓和开口部13h的开口附近的局部性的电场集中的同时，还提高铁电体膜的可靠性。另外，因为只在开口部13h内形成第2下部电极14b，所以不必确保在对下部电极布图时的对准冗余量。这样，因为不需要时对准冗余量，所以对半导体基板1的主面而言，可以实现电容器单元向水平方向的细小化。
此外，在本实施方式中，如图6所示，在第3绝缘膜13上形成的开口部13h，也可以是其壁部具有80°～90°的锥角的锥形的开口。采用这种结构后，与上述图5所示的结构相比，在对形成具有侧壁形状的第2下部电极14b没有影响的区域，而且开口部13h的上部的开口径较大，所以能够进一步提高第2下部电极14b、由铁电体膜构成的电容绝缘膜15及上部电极16的阶差被覆性。
下面，参照图7(a)～(c)、图8(a)～(c)及图9(a)～(c)，讲述本发明的第2实施方式涉及的电介质存储器的制造方法。具体地说，本发明的第2实施方式涉及的电介质存储器的制造方法，是制造上述图5所示的第2实施方式涉及的电介质存储器的方法，省略和使用图2(a)～(c)、图3(a)～(c)及图4(a)～(c)对上述第1实施方式涉及的电介质存储器的制造方法所做的讲述同样的部分。此外，图7(a)～(c)、图8(a)～(c)及图9(a)～(c)，是表示本发明的第2实施方式涉及的电介质存储器的制造方法的主要工序的剖面图。
首先，图7(a)～(c)和图8(a)及(b)，是和第1实施方式中的图2(a)～(c)和图3(a)及(b)同样工序。
然后，如图8(c)所示，采用蚀刻后面法，除去导电膜20中从开口部13h伸到第3绝缘膜13上的部分，只使导电膜20在开口部13h内保留。这时，壁部上部中的导电膜20的一部分被蚀刻。这样，在开口部13h内的壁部，自我整合地形成筒状的而且具有侧壁形状的第2下部电极14b。
然后，图9(a)～(c)所示的工序，和使用上述图4(a)～(c)讲述的工序一样。
综上所述，采用本发明的第2实施方式涉及的电介质存储器的制造方法后，能够制造上述图5所示的第2实施方式涉及的电介质存储器。另外，经过蚀刻，除去导电膜20中从开口部13h伸到第3绝缘膜13上的部分后，能够只在开口部13h的壁部自我整合地形成侧壁形状的第2下部电极14b。因此，不必确保对下部电极进行布图之际的对准冗余量。这样，由于不需要对准冗余量，所以能够实现电容器单元对半导体基板的主面而言的向水平方向的细小化。
另外，由于第2下部电极14b在开口部13h的壁部形成的部分的膜厚，从开口部13h的底部起，越往上越小，所以在形成第2下部电极14b状态下的开口部13h的开口部分，就越往上越大。因此，采用MOCVD法，在第2下部电极14b上形成由铁电体膜构成的电容绝缘膜15之际，原料气体容易进入开口部13h内，所以能够形成具有良好的阶差被覆性的电容绝缘膜15。
此外，在本制造方法中，还能够形成上述图6所示的结构。就是说，使壁部的形状呈锥形地在第3绝缘膜13上形成开口部13h，从而使开口部13h的上部的开口径变宽，所以在形成由铁电体膜构成的电容绝缘膜15之际使用的原料气体，能够有效地进入开口部13h内。这样，就能够形成阶差被覆性更加优异的电容绝缘膜15。
进而，在采用蚀刻后面形成第2下部电极14b的工序(参照图8(c))后，还可以在氧气氛下将第2下部电极14b退火。在氧气氛下将第2下部电极14b退火后，可以强化结合被削弱的第2下部电极14b的结合力。例如，第2下部电极14b由导电性氧化物构成时，经过蚀刻后面出现导电性氧化物的一部分氧脱离的现象。一部分氧脱离的导电性氧化物被再氧化，或被补充氧后，第2下部电极14b就能够充分发挥作为电极的功能。
在这里，图10示出由IrO膜构成第2下部电极14b时，在650℃中进行1分钟的退火时，作为铁电体膜使用SBT膜的铁电体电容器的耐压特性。由图10可知不进行退火时(在图中无急速热处理(RTO))，电容器的耐压短路；而进行退火时(在图中有急速热处理(RTO))，能够防止短路。其原因是被蚀刻后面的IrO膜，一部分成为Ir膜，经过以后的热处理，扩散到铁电体膜中，引起短路。由此可知将第2下部电极14b退火后，能够强化作为电极的稳定性，能够提供特性稳定的铁电体电容器。
另外，采用以上的第2实施方式涉及的电介质存储器及其制造方法后，能够防止在第1下部电极12之下形成氧阻挡膜11的还原。在这方面，采用现有技术的实施示例时，在加工(布图)下部电极后，需要利用打磨等，除去布图之际使用的抗蚀剂。由于在抗蚀剂中，大量含有C-H基，所以在打磨之际，C-H结合被切断后产生氢。存在产生的氢将例如下层的导电性氧化物——氧阻挡膜或使用导电性氧化物时的下部电极还原的问题。因此，出现氧阻挡性的下降或还原产生的过剩的金属成分向铁电体膜中扩散，从而导致产生的泄漏电流增加的现象。可是，采用本发明的第2实施方式涉及的电介质存储器及其制造方法后，因为不需要对第2下部电极14a进行布图，所以不需要打磨抗蚀剂，这样，在形成第2下部电极14a之际，可以避免氧阻挡膜11的还原问题。
进而，现有技术在加工下部电极之际，有时使用硬掩模。但因为在容量元件形成用的开口内设置的硬掩模，沿着开口内的壁部成膜，所以加工下部电极后，难以除去使用了成为各向异性蚀刻的干蚀刻法的掩模。另外，采用成为同向异性蚀刻的湿蚀刻法时，由于难以使药液充分进入容量元件形成用的细小的开口内，所以也难以完全除去硬掩模。这样，由于残存着掩模，所以存在对以后形成电容绝缘膜之际带来不良影响的问题，可是，采用本发明的第2实施方式涉及的电介质存储器及其制造方法后，因为不需要对第2下部电极14a进行布图，所以可以避免出现上述问题。
进而，在现有技术的示例中，由于容量元件形成用的开口凹下去，所以对被凹下去的部分被覆的下部电极进行蚀刻之间，受该凹下去的部分的影响，抗蚀剂的膜厚不匀，由于受驻波效应的影响，还存在不能实现高析象度的布图的问题。可是，采用本发明的第2实施方式涉及的电介质存储器及其制造方法后，因为不需要对第2下部电极14a进行布图，所以可以避免出现上述问题。
(第3实施方式)下面，参照图11，讲述本发明的第3实施方式涉及的电介质存储器。此外，图11是表示本发明的第3实施方式涉及的电介质存储器的结构的主要部件的剖面图。另外，以下在本发明的第3实施方式涉及的电介质存储器中，对和上述本发明的第1及第2实施方式涉及的电介质存储器共同的部分，赋予相同的符号，不再赘述。
如图11所示，本发明的第3实施方式涉及的电介质存储器，与上述本发明的第2实施方式涉及的电介质存储器的不同之处，主要是在第3绝缘膜13的上部，形成蚀刻阻挡膜21这一点。伴随这种不同，贯通蚀刻阻挡膜21及第3绝缘膜13后形成开口部13h。该蚀刻阻挡膜21，由与对下部的第3绝缘膜13的蚀刻相比难以蚀刻加工的材料、例如SiN膜或SiON膜构成。
综上所述，采用本发明的第3实施方式涉及的电介质存储器后，在可以获得和上述的第2实施方式涉及的电介质存储器的效果同样效果的基础上，还由于在开口部13h的开口周边部位中，在蚀刻阻挡膜21上形成电容绝缘膜15，所以与在第3绝缘膜13上形成电容绝缘膜15时相比，提高了电容绝缘膜15对基底膜的贴紧性。另外，因为在第3绝缘膜13上形成蚀刻阻挡膜21，所以与第3绝缘膜13相比，可以将在铁电体膜结晶成长上相性良好(晶格常数接近等)的材料作为蚀刻阻挡膜21选择。另一方面，不形成蚀刻阻挡膜21时，作为第3绝缘膜13，要求由和电容绝缘膜15的贴紧性及相性良好的材料构成，但因为需要在第3绝缘膜13中形成比较深的开口部，所以不能选择贴紧性及相性两者皆优的材料的可能性大。这样，采用本发明的第3实施方式涉及的电介质存储器后，能够在第3绝缘膜13中形成比较深的开口部同时，实现与基底膜的贴紧性及相性两者皆优的电容绝缘膜15。就是说，能够提高选择适合开口部13h或电容绝缘膜15所要求的各种目的的材料的自由度。
下面，参照图12(a)～(c)、图13(a)～(c)及图14(a)～(c)，讲述本发明的第3实施方式涉及的电介质存储器的制造方法。具体地说，本发明的第3实施方式涉及的电介质存储器的制造方法，是制造上述图11所示的第3实施方式涉及的电介质存储器的方法，省略和上述第1实施方式涉及的电介质存储器的制造方法中的使用图7(a)～(c)、图8(a)～(c)及图9(a)～(c)所做的讲述同样的部分。此外，图12(a)～(c)、图13(a)～(c)及图14(a)～(c)，是表示本发明的第3实施方式涉及的电介质存储器的制造方法的主要工序的剖面图。
首先，图12(a)及(b)所示的工序，是使用上述图7(a)及(b)的讲述一样。
然后，如图12(c)所示，在第1氢阻挡膜9上，形成第3绝缘膜13，以便覆盖氧阻挡膜11及第1下部电极12后，使用CMP等，将其表面平坦化。接着，在第3绝缘膜13上，形成例如由SiN或SiON构成的膜厚50nm～100nm左右的蚀刻阻挡膜21后，使用CMP等，将其表面平坦化。
接着，如图13(a)所示，采用图刻蚀术及干蚀刻法，在蚀刻阻挡膜21及第3绝缘膜13中，形成使第1下部电极12的上面露出的开口部13h。
接着，如图13(b)所示，在蚀刻阻挡膜21的上面和开口部13h的壁部及底部，形成例如由Pt或Ir等贵金属或这些贵金属的氧化物构成的导电膜20，成为不完全埋入开口部13h的内部的程度。
然后，如图13(c)所示，采用蚀刻后面法，除去导电膜20中从开口部13h伸到蚀刻阻挡膜21上的部分，只使导电膜20在开口部13h内保留。这样，在开口部13h内的壁部，自我整合地形成筒状的而且具有侧壁形状的第2下部电极14b。
然后，图14(a)～(c)所示的工序，和使用上述图9(a)～(c)讲述的工序一样。
综上所述，采用本发明的第3实施方式涉及的电介质存储器的制造方法后，能够制造上述图11所示的第3实施方式涉及的电介质存储器。另外，即使在形成第2下部电极14b之际，对基板的整个面进行蚀刻，从而使开口部13h的上部遭受蚀刻时，由于蚀刻阻挡膜21作为蚀刻阻挡膜发挥作用，所以能够抑制开口部13h的上部过度蚀刻的量。这样，开口部13h的高度不会减少，第2下部电极14b也不会从开口部13h的内部朝上方突出。这样，就能够在抑制开口部13h的高度的离差的同时，还防止伴随高度的离差而出现的单元容量的离差。
<第2及第3实施方式涉及的电介质存储器的制造方法的变形示例>
下面，参照图15(a)～(c)，讲述第2及第3实施方式涉及的电介质存储器的制造方法的变形示例。但是对和上述第2及第3实施方式涉及的电介质存储器的制造方法相同的部分，不再赘述。此外，图15(a)～(c)，是表示本变形示例涉及的电介质存储器的制造方法的主要工序的剖面图。
首先，和使用图7(a)～(c)和图8(a)及(b)进行的讲述同样做，形成图15(a)及(b)所示的状态。
然后，如图15(c)所示，对基板的整个面进行蚀刻，在除去导电膜20中的第3绝缘膜13上存在的部分的同时，还只使开口部13h内的导电膜20保留下来，从而形成筒状的而且有侧壁形状的第2下部电极14b。在这里，蚀刻条件设定成使成为被蚀刻膜的导电膜20蚀刻量比第3绝缘膜13多。
在进行这种蚀刻之际，需要有某种程度的过度蚀刻，以免在第3绝缘膜13上残留导电膜20。其结果，如图15(b)所示，导电膜20中的残存在开口部13h内的部分被过度蚀刻后，第2下部电极14b的上端就低于开口部13h的上端。就是说，在低于图15(b)所示的虚线的下方，形成第2下部电极14b。
接着，如图15(c)所示，采用CMP法或蚀刻后面法，除去第3绝缘膜13中的与单元容量无关的位于图15(b)所示的虚线的上方的部分。
综上所述，采用第2及第3实施方式涉及的电介质存储器的制造方法的变形示例后，通过除去构成开口部13h的第3绝缘膜13中的与单元容量无关的部分，从而能够形成只具有与单元容量有关的部分的高度的开口部13h。因此，开口部13h的纵横尺寸比减小，在后道工序中，能够阶差被覆性良好地形成电容绝缘膜15或上部电极16。
此外，在上述的第2及第3实施方式涉及的电介质存储器的制造方法中，讲述了使用CVD法形成充当第2下部电极14b的导电膜20的情况。但在各实施方式中，使用溅射法时，也可以获得和使用CVD法的一样的效果。具体情况，可参照图16(a)及(b)讲述。此外，图16(a)及(b)是使用溅射法形成第2下部电极14b时的主要工序的剖面图。其它的结构部分，与上述的第2及第3实施方式共同的部分，不再赘述。
如图16(a)所示，使用溅射法，在包含开口部13h的内部的第3绝缘膜13上，形成导电层22。此外，一般来说，与CVD法相比，溅射法的阶差被覆性差，所以，如图16(a)所示，导电膜22在开口部13h的开口端部区域y中成为外伸的状态。
接着，如图16(b)所示，对基板的整个面，进行蚀刻后面。这时，使蚀刻气体23具有指向性。这样，开口端部区域y中的外伸部分本身成为掩模，所以与导电膜22中的在开口部13h的开口端部区域y相比，存在于下部的部分未被蚀刻，因此能够有意识地只使开口部13h的壁部保留导电膜22。这样，就能只在开口部13h内，形成第2下部电极14b。
综上所述，采用溅射法时，也和采用CVD法一样，易于在开口部13h的壁部形成筒状而且具有侧壁形状的第2下部电极14b。这样，在采用溅射法时，也能够防止出现起因于外伸形状的断线。
(第4实施方式)下面，参照图17，讲述本发明的第4实施方式涉及的电介质存储器。此外，图17是表示本发明的第4实施方式涉及的电介质存储器的结构的主要部件的剖面图。另外，以下在本发明的第4实施方式涉及的电介质存储器中，对和上述本发明的第2实施方式涉及的电介质存储器共同的部分，赋予相同的符号，不再赘述。
本发明的第4实施方式涉及的电介质存储器，其特征在于第1下部电极12和第2下部电极14b由同一材料构成。此外，本实施方式涉及的电介质存储器的制造方法，与上述第2实施方式涉及的电介质存储器的制造方法相同。
如图17所示，在第1下部电极12的中央部，形成第2下部电极14b的侧壁形状的倾斜面(侧壁)和壁部连续的凹部12A，电容绝缘膜15，沿凹部12A的内部及第2下部电极14b的倾斜面地形成。在这里，第1下部电极12和第2下部电极14b(导电膜20)，由同一种材料、例如IrO膜构成。
这样，由于第1下部电极12和导电膜20是同一种材料，所以在导电膜20的蚀刻工序(例如参照上述的图8(c))中，第1下部电极12被过度蚀刻，第1下部电极12的中央部成为凹馅下去的状态(凹部12A)。
综上所述，采用本发明的第4实施方式涉及的电介质存储器后，只要对选择的一种电极材料，考虑其诸如结晶成长时的晶格整合性或来自电极的杂质扩散等铁电体膜的相性即可。另外，这样，与将第1下部电极12的材料和构成第2下部电极14b的导电膜20的材料，选用互不相同的材料时相比，既不会限制其它工艺的自由度，也不必考虑不同电极材料之间的相互作用。
另外，在第1下部电极12的中央部形成凹部12A后，与单元容量有关的第1下部电极12的面积就得到增加，容量部的高度实质上增大，所以能够加大单元容量。
(第5实施方式)下面，参照图18，讲述本发明的第5实施方式涉及的电介质存储器。此外，图18是表示本发明的第5实施方式涉及的电介质存储器的结构的主要部件的剖面图。另外，以下在本发明的第5实施方式涉及的电介质存储器中，对和上述本发明的第2实施方式涉及的电介质存储器共同的部分，赋予相同的符号，不再赘述。
本发明的第5实施方式涉及的电介质存储器，与上述第4实施方式不同，其特征在于第1下部电极12和第2下部电极14b由不同的材料构成。此外，本实施方式涉及的电介质存储器的制造方法，与上述第2实施方式涉及的电介质存储器的制造方法相同。
在图18中，第1下部电极12，例如由IrO膜构成；第2下部电极14b(导电膜20)，例如由Pt膜构成。
这样，采用本发明的第5实施方式涉及的电介质存储器后，由于第1下部电极12和第2下部电极14b的材料选用不同的材料，所以可以采用使第1下部电极12充分发挥作为存储节点触头的保护层的作用、例如作为氧阻挡膜或杂质扩散防止膜的作用的材料。这是因为第1下部电极12在整个单元的下部电极的面积中所占的比例较小，所以只要具有最低限度的单纯作为导电膜的作用(例如作为导电性氧阻挡膜等的作用)就行的缘故。
进而，作为形成筒形状而且具有侧壁形状的第2下部电极14b之际的蚀刻，可以选择具有和第1下部电极12的蚀刻选择比的干蚀刻条件。因此，与第1下部电极12和第2下部电极14b由相同的电极材料构成时相比，能够减少过度蚀刻导致的单元容量离差的发生，所以对各种单元设计来说，十分有效。
此外，在第4及第5实施方式中，作为第1下部电极12和第2下部电极14b的材料，可以按照加工的难易度或单元容量离差的控制性等角度和其它用途，进行选择。
(第6实施方式)下面，参照图19，讲述本发明的第6实施方式涉及的电介质存储器。此外，图19是表示本发明的第6实施方式涉及的电介质存储器的结构的主要部件的剖面图。
如图19所示，在半导体基板31中的被元件分离区域(STI)32划分的元件形成区域，形成杂质扩散层33。在半导体基板31中的元件形成区域上，形成栅电极34，这样，由杂质扩散层33及栅电极34构成晶体管。另外，在半导体基板31的整个面上形成第1绝缘膜35，以便覆盖晶体管。在第1绝缘膜35中，形成贯通该第1绝缘膜35后延伸、而且下端与杂质扩散层33连接的第1触头36。在第1绝缘膜35之上，形成比特线37，以便下面与第1触头36的上端连接。在第1绝缘膜35上，形成覆盖比特线37的第2绝缘膜38，在该第2绝缘膜38之上，形成第1氢阻挡膜39。
另外，在第1氢阻挡膜39、第2绝缘膜38及第1绝缘膜35中，形成贯通这些膜而且下部与杂质扩散层33连接的第2触头40。在第1氢阻挡膜39上，形成导电性的氧阻挡膜41。另外，氧阻挡膜41的下面与第2触头40的上端连接。在该氧阻挡膜41上，形成有凹部42h的第1下部电极42。在第1氢阻挡膜39上，形成覆盖氧阻挡膜41及第1下部电极42、具有开口部43h的第3绝缘膜43。此外，第1触头36，是比特线触头；第2触头40，是存储节点触头。
另外，只在开口部43h的壁部形成第2下部电极44。第2下部电极44是筒状，而且具有侧壁形状，该侧壁形状的斜面，与凹部42h的壁部连接。在开口部43h的壁部及底部、第2下部电极44的斜面和第3绝缘膜43的上面，形成由铁电体膜构成的电容绝缘膜45。在该电容绝缘膜45上，形成上部电极46。这样，就由第1下部电极42、第2下部电极44、电容绝缘膜45及上部电极46构成电容器。另外，在上部电极46之上，埋入开口部43h地形成第4绝缘膜47。在该第4绝缘膜47之上，由下而上，依次形成第2氢阻挡膜48及第5绝缘膜49。
在这里，氧阻挡膜41，是例如由从Ir膜、IrO膜、TiAlN膜及TaAlN膜中选择的某1种构成的单层膜或由多种构成的叠层膜。另外，第1下部电极42及第2下部电极44，例如由Pt或Ir等贵金属或这些贵金属的氧化物构成。另外，构成电容绝缘膜45的铁电体膜，例如由SPT类、PZT类、BLT类材料构成。
下面，参照图20(a)～(c)、图21(a)、(b)及图22(a)～(c)，讲述本发明的第6实施方式涉及的电介质存储器的制造方法。此外，图20(a)～(c)、图21(a)、(c)及图22(a)～(c)，是表示本发明的第6实施方式涉及的电介质存储器的制造方法的主要工序的剖面图。第6实施方式涉及的电介质存储器的制造方法，与第2实施方式涉及的电介质存储器的制造方法不同之处是不在开口部形成导电膜20。在第2实施方式中，通过蚀刻导电膜20，自我整合地形成第2下部电极。而在本实施方式中，则通过蚀刻第1下部电极，自我整合地形成第2下部电极。
首先，如图20(a)所示，在半导体基板31上的被元件分离区域(STI)32划分的元件形成区域，形成由杂质扩散层33及栅电极34构成晶体管。在这种状态下，在半导体基板31的整个面上，堆积例如由硅氧化膜(SiO2)构成的膜厚500nm～800nm左右的第1绝缘膜35，以便覆盖晶体管。接着，在第1绝缘膜35中，形成贯通该第1绝缘膜35到达杂质扩散层33的第1触孔(未图示)后，在该第1触孔内充填钨(W)或多晶硅等，从而形成成为比特线触点的第1触头36。
接着，在第1绝缘膜35及第1触头36上，堆积由W或TiN构成的膜厚20～200nm左右的导电膜后，对该导电膜使用所需的掩模进行蚀刻，从而形成下面覆盖第1触头36的上端的比特线37。
接着，在第1绝缘膜35上，堆积例如由硅氧化膜(SiO2)构成的膜厚500nm～800nm左右的第2绝缘膜38后，在该第2绝缘膜38上，堆积例如由硅氧化膜(TiN)构成的膜厚20nm～100nm左右的第1氢阻挡膜39。接着，在第1氢阻挡膜39、第2绝缘膜38及第1绝缘膜35中，形成贯通这些绝缘膜而且到达杂质扩散层33的第2触孔(未图示)。然后，在该第2触孔内充填钨(W)或多晶硅等，从而形成成为存储节点触点的第2触头40。
在这里，在图20(a)所示的工序中，还可以在杂质扩散层33的表面，设置钴硅化物(CoSi2)层。这样，与没有在杂质扩散层33的表面设置钴硅化物层时相比，能够实现低电阻化，能够防止电路动作上的延迟。另外，还可以根据作为以后形成的电容绝缘膜而使用的材料，采用不设置第1氢阻挡膜39的结构。
接着，如图20(b)所示，在第1氢阻挡膜39及第2触头40上，下面与第2触头40的上端连接地形成例如膜厚20～200nm左右的导电性的氧阻挡膜41。这时，使氧阻挡膜41的下面与第2触头40的上端连接。在这里，氧阻挡膜41，是例如由从Ir膜、IrO膜、TiAlN膜及TaAlN膜中选择的某1种构成的单层膜或由多种构成的叠层膜。另外，氧阻挡膜41是为了防止第2触头40在氧气体中的热处理(该热处理旨在使构成后文讲述的电容绝缘膜15的铁电体膜结晶化)中被氧化而设置的。另外，氧阻挡膜41由TiAlN膜构成时，在作为氧阻挡膜发挥作用的同时，还作为氢阻挡膜发挥作用。此外，构成后文讲述的电容绝缘膜45的铁电体膜结晶化的温度非常低时，就不需要设置氧阻挡膜41。接着，在氧阻挡膜41上，堆积例如由Pt或Ir等贵金属或这些贵金属的氧化物构成的膜100nm～500nm左右的第1下部电极42。
在这里，能够按照第1下部电极42的膜厚，调整以后形成的凹部42h的深度。例如将第1下部电极42的膜厚加厚，将凹部42h的深度加大后，就能够使最终形成的容量元件的容量增加。这样，可以考虑必要的单元容量后，决定第1下部电极42的膜厚。
接着，如图20(c)所示，在第1氢阻挡膜39上的整个面上，堆积例如由SiO2构成的膜500nm～1000nm左右的第3绝缘膜43，以便覆盖氧阻挡膜41及第1下部电极42。然后，采用CMP法等，使第3绝缘膜43的表面平坦化。
在这里，能够按照采用CMP法对第3绝缘膜43进行平坦化后剩下的膜厚，调整以后形成的开口部43h的深度。例如将第3绝缘膜43剩下的膜厚加厚，将开口部43h的深度加大后，就能够使最终形成的容量元件的容量增加。另外，第3绝缘膜43中剩下的膜厚，是与单元容量密切相关的值。所以，与第1下部电极42的膜厚时一样，可以考虑必要的单元容量后，决定第3绝缘膜43剩下的膜厚。
接着，如图21(a)所示，采用图刻蚀术及干蚀刻法，在第3绝缘膜43中，形成使第1下部电极42的上面露出的开口部43h。
接着，如图21(b)所示，对半导体基板31的整个面进行蚀刻后面，除去第1下部电极42中从开口部43h的底部露出的部分，从而在第1下部电极42中形成凹部42h。这时，最好有选择地蚀刻第1下部电极42。其理由是因为能够抑制与单元容量下降有关的第3绝缘膜43的膜厚减少。
另外，在形成凹部42h时，在开口部43h的壁部形成由构成在该形成时被除去的所述第1下部电极42中的部分的材料构成的第2下部电极44。就是说，在形成凹部42h时，由从第1下部电极42中被除去的部分弹出的原子，在开口部43h的壁部形成筒形而且呈侧壁形状的第2下部电极44。这样，能够自我整合地只在开口部43h内形成第2下部电极44。另外，规定容量的开口，由开口部43h和凹部42h构成。
此外，在图21(b)中，凹部42h的深度是使氧阻挡膜41露出的深度，但并不局限于此。例如，可以采用不使氧阻挡膜41露出的深度，或者在氧阻挡膜41由和第1下部电极42同等材料构成时，将氧阻挡膜41除去到第2触头40的上面不露出的程度为止。(即被除去的氧阻挡膜41附着在开口部43h的壁部，与第1下部电极42的材料混合后，形成第2下部电极44也行。)在这里，还可以在经过蚀刻后面形成第2下部电极44的工序之后，在氧气体中将第2下部电极44退火。在氧气体中将第2下部电极44退火后，能够强化结合被蚀刻后面削弱的第2下部电极44结合力。例如，第2下部电极44由导电性氧化物构成时，经过蚀刻后面产生一部分氧脱离的现象。一部分氧脱离的导电性氧化物被再氧化后，或被补充氧后，第2下部电极44可以充分发挥作为电极的作用。
接着，如图22(a)所示，采用MOCVD法，在第1下部电极42的壁部及底部、第2下部电极44的倾斜面和第3绝缘膜43上，形成由铁电体膜(例如SBT类、P2T类或BLT类材料等)构成的电容绝缘膜45。这时，由开口部43h和凹部42h形成的形成容量元件用的开口，与现有技术的示例相比，能够很大地形成其开口径。就是说，采用现有技术的示例时，要考虑布图时与掩模吻合的冗余量，在形成容量元件用的开口之外存在的绝缘膜上的部分也形成下部电极。而如果采用本发明的实施方式后，由于只在形成容量元件用的开口内形成第2下部电极44，所以其开口的开口径比现有技术的示例大。因此，形成电容绝缘膜45而使用的原料气体容易进入，能够形成具有良好的阶差被覆性的电容绝缘膜45。另外，如前所述，第2下部电极44由于呈侧壁形状，所以在该第2下部电极44上形成的电容绝缘膜45的阶差被覆性良好。
接着，如图22(b)所示，在电容绝缘膜45的表面上，形成上部电极46(例如以Pt或Ir为代表的贵金属或其金属氧化物)。这样，就形成由第1下部电极42、第2下部电极44、电容绝缘膜45及上部电极46构成的电介质电容器。
接着，如图22(c)所示，在上部电极46上，埋入开口部43h地形成第4绝缘膜47后，在该第4绝缘膜47上，从下往上依次形成第2氢阻挡膜48及第5绝缘膜49。
此外，在本实施方式中，对在被覆电容器的第4绝缘膜47和充当与外部布线(未图示)的层间绝缘膜的第5绝缘膜49之间，形成第2氢阻挡膜48的结构进行讲述了。但作为电容绝缘膜45，使用具有耐还原性的铁电体材料时，也可以采用不形成第1氢阻挡膜39和第2氢阻挡膜48的结构。但是，一般来说，利用氢阻挡膜的组合，例如在存储单元的端部连接第1氢阻挡膜39和第2氢阻挡膜48后，可以用氢阻挡膜完全被覆电容器，所以能够防止铁电体电容器的特性受到氢的影响而劣化。
综上所述，采用本发明的第6实施方式涉及的电介质存储器及其制造方法后，因为能够自我整合地只在形成容量元件用的开口部(孔)43h的内部形成第2下部电极44，所以可以与单元的细小化对应的所需尺寸的形成容量元件用的开口内形成电极。就是说，采用本发明的第6实施方式涉及的电介质存储器及其制造方法后，能够实现单元的细小化。
另外，采用本发明的第6实施方式涉及的电介质存储器及其制造方法后，因为能够自我整合地只在形成容量元件用的开口部(孔)43h的内部形成第2下部电极44，所以不必进行形成下部电极之际的布图(这在现有技术的示例中是必不可少的)。因此，如前所述，在现有技术的示例中，需要考虑在对下部电极布图时所需的掩模吻合的冗余量，只好从形成容量元件用的开口内伸出来、在开口外也形成下部电极。但采用本发明的第6实施方式涉及的电介质存储器及其制造方法后，能够减少现有技术的示例中下部电极在开口外存在的那一部分，所以能够将单元细小化。
在这里，具体讲述现有技术的示例中对下部电极布图时所需的掩模吻合的冗余量需要多少。掩模吻合的冗余量，取决于要进行掩模吻合的逐次移动式曝光装置或扫描逐次移动式曝光装置设备中的吻合精度、对形成容量元件用的开口而言的加工精度及对下部电极而言的加工精度。例如，将对形成容量元件用的开口(深度0.5μm)而言的加工离差定为10％、将对下部电极(＞0.5μm)而言的加工离差定为10％、将掩模吻合精度定为30nm时，必要的掩模吻合冗余量，就成为{0.032+(0.50×0.10)2×2}0.50.5＝0.0768μm。所以采用本发明的第6实施方式涉及的电介质存储器及其制造方法后，能够减少现有技术的示例中需要的例如该0.0768μm的掩模吻合冗余量的那一部分，所以能够将单元细小化。
另外，采用本发明的第6实施方式涉及的电介质存储器及其制造方法后，因为在形成第2下部电极44之际，不使用掩模，所以能够减少所需的掩模数量，削减除去掩模的工序等，减少工序数量，提高产品率。
另外，采用本发明的第6实施方式涉及的电介质存储器及其制造方法后，能够防止在第1下部电极42之下形成氧阻挡膜41的还原。在这方面，采用现有技术的实施示例时，在加工(布图)下部电极后，需要利用打磨等，除去布图之际使用的抗蚀剂。由于在抗蚀剂中，大量含有C-H基，所以在打磨之际，C-H结合被切断后产生氢。存在产生的氢将例如下层的导电性氧化物——氧阻挡膜或使用导电性氧化物时的下部电极还原的问题。因此，出现氧阻挡性的下降或还原产生的过剩的金属成分向铁电体膜中扩散，从而导致产生的泄漏电流增加的现象。可是，采用本发明的第6实施方式涉及的电介质存储器及其制造方法后，因为不需要对第2下部电极44进行布图，所以不需要打磨抗蚀剂，这样，在形成第2下部电极44之际，可以避免氧阻挡膜41的还原问题。
进而，现有技术在加工下部电极之际，有时使用硬掩模。但因为在形成容量元件用的开口内设置的硬掩模，沿着开口内的壁部成膜，所以加工下部电极后，难以除去使用了成为各向异性蚀刻的干蚀刻法的掩模。另外，采用成为同向异性蚀刻的湿蚀刻法时，由于难以使药液充分进入容量元件形成用的细小的开口内，所以也难以完全除去硬掩模。这样，由于残存着掩模，所以存在对以后形成电容绝缘膜之际带来不良影响的问题，可是，采用本发明的第6实施方式涉及的电介质存储器及其制造方法后，因为不需要对第2下部电极44进行使用硬掩模的布图，所以可以避免出现上述问题。
进而，在现有技术的示例中，由于形成容量元件用的开口凹下去，所以对被凹下去的部分被覆的下部电极进行蚀刻之间，受该凹下去的部分的影响，抗蚀剂的膜厚不匀，由于受驻波效应的影响，还存在不能实现高析象度的布图的问题。可是，采用本发明的第6实施方式涉及的电介质存储器及其制造方法后，因为不需要对第2下部电极44进行布图，所以可以避免出现上述问题。
进而，因为形成容量元件用的开口是由开口部43h和凹部42h构成的结构，所以在能够确保形成的容量元件具有足够的容量的同时，还不需要担心形成容量元件用的开口下部中的阶差被覆性的下降。
此外，开口部43h最好具有80～90°的范围内的锥角地形成。其理由是如果是比80～90°的范围小的锥角，那么就难以经过后道工序的蚀刻后面，沿着开口部43h的壁部形成第2下部电极44。
最后，探讨一下凹部42h的深度范围为多少。最初，凹部42h的深度的上限，受第1下部电极42的膜厚的限制。鉴于不减少底部的电极面积这一点，和采取利用基底材料的弹回形成电极的手法使氧阻挡膜41不被弹回这一点，最好在不离开第1下部电极42的膜厚的范围内设定。因此，膜厚的上限，在第1下部电极42不倒塌的范围内决定，第1下部电极42的短边为0.5μm时，纵横比为1左右，可以大约定为500nm左右。
(第7实施方式)下面，参照图23，讲述本发明的第7实施方式涉及的电介质存储器。此外，图23是表示本发明的第7实施方式涉及的电介质存储器的结构的主要部件的剖面图。另外，以下在本发明的第7实施方式涉及的电介质存储器中，对和上述本发明的第6实施方式涉及的电介质存储器共同的部分，赋予相同的符号，不再赘述。
本发明的第7实施方式涉及的电介质存储器，其特征在于第2下部电极44的膜厚，比上述第6实施方式中的第2下部电极44的膜厚厚。除了这一点，其它都和上述第6实施方式涉及的电介质存储器一样。
下面，参照图24(a)～(c)、图25(a)～(c)及图26(a)～(c)，讲述本发明的第7实施方式涉及的电介质存储器的制造方法。此外，图24(a)～(c)、图25(a)～(c)及图26(a)～(c)，是表示本发明的第7实施方式涉及的电介质存储器的制造方法的主要工序的剖面图。
首先，图24(a)～(c)及图25(a)所示的工序，和使用上述图20(a)～(c)及图21(a)的讲述一样。
接着，如图25(b)所示，在开口部13h的壁部及底部和第3绝缘膜43上，形成导电膜50。
在这里，因为如后文所述，一部分导电膜50要构成第2下部电极44的一部分，所以最好由和第1下部电极42相同的材料构成。另外，鉴于在第1下部电极42上形成凹部42h，所以最好尽量不要在开口部43h的底部形成导电膜50。这样，在形成导电膜50时，最好采用与CVD法或电镀法相比，阶差被覆性差的溅射法。
接着，如图25(c)所示，对半导体基板31的整个面进行蚀刻，除去导电膜50中存在于开口部43h的底部的部分和第1下部电极42中存在于该部分之下的部分，从而在第1下部电极42上形成凹部42h。这时，在第3绝缘膜43的上部中，蚀刻导电膜50，直到存在于该导电膜50之下第3绝缘膜43的露出为止，而不蚀刻第3绝缘膜43，所以能够抑制与单元容量相关的第3绝缘膜43的膜厚的减少。
另外，在形成凹部42h时，在开口部43h的壁部形成由构成在该形成时被除去的所述第1下部电极42中的部分的材料构成的第2下部电极44。就是说，在形成凹部42h时，由从导电膜50及第1下部电极42中被除去的部分弹出的原子，在开口部43h的壁部形成筒形而且呈侧壁形状的第2下部电极44。这样，能够自我整合地只在开口部43h内形成第2下部电极44。另外，本实施方式中的第2下部电极44的膜厚，比上述第6实施方式中的第2下部电极44的膜厚厚地形成。另外，规定容量的开口，由开口部43h和凹部42h构成。
然后，图26(a)～(c)所示的工序，和使用上述图22(a)～(c)讲述的工序一样。
综上所述，采用本发明的第7实施方式涉及的电介质存储器的制造方法后，在第1下部电极42上形成凹部42h之前形成导电膜50这一点，与上述的第6实施方式相比，是具体特征性的点。由于这一特征，在形成凹部42h之际，第1下部电极42的一部分及导电膜50的一部分被除去后，构成第2下部电极44，所以与上述的第6实施方式相比，本发明的第7实施方式涉及的电介质存储器中的第2下部电极44的膜厚变厚。这样，采用本发明的第7实施方式涉及的电介质存储器及其制造方法后，可以在上述的第6实施方式的效果的基础上，还获得工艺的稳定性增加的效果。
在这里，图27(a)及(b)是为了具体讲述使用本发明的第7实施方式涉及的电介质存储器的制造方法，在第1下部电极42上形成凹部42h的工序而绘制的剖面图。此外，图27(a)是由膜厚为100nm的IrO构成第1下部电极42时的情况，(a)的上段表示形成凹部42h之前，(a)的下段表示形成凹部42h之后；另外，图27(b)是由膜厚为150nm的IrO构成第1下部电极42时的情况，(a)的上段表示形成凹部42h之前，(a)的下段表示形成凹部42h之后。
首先，图27(a)及(b)的上段，分别表示凹部42h的形成前，在第3绝缘膜43上形成导电膜50，但可知在深度约600nm的开口部43h的内部却几乎没有形成。这是因为使用溅射法形成导电膜50的缘故。
在这种状态下，在压力0.3Pa、蚀刻腔内的上部电极功率1500W、下部电极功率600W、作为蚀刻气体的CI2气体的流量60mL/min、Ar气体的流量170mL/min的条件下形成干蚀刻。这时，因为用检出构成第1下部电极42的IrO的端点的手法进行，所以关于干蚀刻时间，从图27(a)的上段到下段所示的状态，需要35.6sec；从图27(b)的上段到下段所示的状态，需要49.4sec。
然后，如图27(a)及(b)的下段分别所示，可知在第1下部电极42上形成凹部42h的同时，还在开口部43h的壁部形成第2下部电极44。
在图27(a)的下段所示的情况中，在第2下部电极44的底部，其膜厚厚达53nm，是能够防止断线的足够的膜厚。另外，第2下部电极44的壁部中的膜厚，越向开口部43h的上方越薄，所以由开口部43h及凹部42h构成的形成容量元件用的开口越向上方越宽(侧壁形状)。因此，在以后的工序中，形成由铁电体膜构成的电容绝缘膜45或上部电极46之际，能够提高阶差被覆性。
另外，在图27(b)的下段所示的情况中，也在第2下部电极44的底部，其膜厚厚达58nm，是能够防止断线的足够的膜厚。另外，第2下部电极44的壁部中的膜厚，越向开口部43h的上方越薄，所以同样在形成由铁电体膜构成的电容绝缘膜45或上部电极46之际，能够提高阶差被覆性。
根据图27(a)及(b)所示的结果，和弹回成为零后(不形成凹部42h的状态)，在开口部43h的壁部几乎不形成第2下部电极44的假设，预料凹部42h的深度和第2下部电极44中的壁部的膜厚的连乘近似曲线，如图28的曲线图所示。
由图28所示可知对于具有发现分极量的实绩的电极的膜厚20nm来说，凹部42h的深度是30nm左右。这样，作为凹部42h的深度，以30～500nm左右为宜。
(第8实施方式)下面，参照图29，讲述本发明的第8实施方式涉及的电介质存储器。此外，图29是表示本发明的第8实施方式涉及的电介质存储器的结构的主要部件的剖面图。另外，以下在本发明的第8实施方式涉及的电介质存储器中，对和上述本发明的第6实施方式涉及的电介质存储器共同的部分，赋予相同的符号，不再赘述。
如图29所示，本发明的第8实施方式涉及的电介质存储器，与上述本发明的第6实施方式涉及的电介质存储器的不同之处，主要是在第3绝缘膜43的上部，形成蚀刻阻挡膜60这一点。伴随这种不同，贯通蚀刻阻挡膜60及第3绝缘膜43后形成开口部43h。
下面，参照图30(a)～(c)、图3 1(a)～(c)及图32(a)～(c)，讲述本发明的第8实施方式涉及的电介质存储器的制造方法。此外，图30(a)～(c)、图31(a)～(c)及图32(a)～(c)，是表示本发明的第8实施方式涉及的电介质存储器的制造方法的主要工序的剖面图。
首先，图30(a)及(b)所示的工序，是使用上述图20(a)及(b)的讲述一样。
然后，如图30(c)所示，在第1氢阻挡膜39上，形成第3绝缘膜43，以便覆盖氧阻挡膜41及第1下部电极42后，使用CMP等，将第3绝缘膜43的表面平坦化。接着，在第3绝缘膜43上，形成蚀刻阻挡膜60(例如膜厚20nm～100nm左右的SiN膜或SiON膜)。在这里，作为蚀刻阻挡膜60，最好使用与第3绝缘膜43相比难以蚀刻加工的材料。
接着，如图31(a)所示，在第3绝缘膜43及蚀刻阻挡膜60中，形成贯通该第3绝缘膜43及蚀刻阻挡膜60的同时，还使第1下部电极42的上面露出的开口部(孔)43h。另外，和第6实施方式一样，开口部43h最好在80～90°的范围内形成其锥角。其理由是如果是比80～90°的范围小的锥角，那么就难以经过后道工序的蚀刻后面，沿着开口部43h的壁部形成第2下部电极44。
接着，如图31(b)所示，对半导体基板31的整个面进行蚀刻，除去第1下部电极42中从开口部43h的底部露出的部分，从而在第1下部电极42上形成凹部42h。这时，由于作为蚀刻阻挡膜60，使用难以蚀刻加工的材料，所以能够抑制与单元容量相关的第3绝缘膜43的膜厚的减少。
另外，在形成凹部42h时，在开口部43h的壁部形成由构成在该形成时被除去的所述第1下部电极42中的部分的材料构成的第2下部电极44。就是说，在形成开口部43h时，由从第1下部电极42中被除去的部分弹出的原子，在开口部43h的壁部形成筒形而且呈侧壁形状的第2下部电极44。这样，能够自我整合地只在开口部43h内形成第2下部电极44。另外，规定容量的开口，由开口部43h和凹部42h构成。
然后，图31(c)及图32(a)及(b)所示的工序，和使用上述图22(a)～(c)讲述的工序一样。
综上所述，采用本发明的第8实施方式涉及的电介质存储器及其制造方法后，在获得采用第6实施方式的效果的基础上，如上述图30(c)所示，在第3绝缘膜43中形成开口部43h之前，在第3绝缘膜43之上，形成蚀刻阻挡膜60这一点，是与上述第6实施方式相比的特征点。利用该特征点，本发明的第8实施方式涉及的电介质存储器及其制造方法与第6实施方式相比，因为在进行蚀刻形成凹部42h之际，第3绝缘膜43不易被蚀刻，所以能够抑制与单元容量的下降有关的膜厚减少。
(第9实施方式)下面，参照图33，讲述本发明的第9实施方式涉及的电介质存储器。此外，图33是表示本发明的第9实施方式涉及的电介质存储器的结构的主要部件的剖面图。另外，以下在本发明的第9实施方式涉及的电介质存储器中，对和上述本发明的第6实施方式涉及的电介质存储器共同的部分，赋予相同的符号，不再赘述。
如图33所示，本发明的第9实施方式涉及的电介质存储器，与上述本发明的第6实施方式涉及的电介质存储器的不同之处，主要是在氧阻挡膜41和第3绝缘膜43的上部，形成蚀刻阻挡膜60这一点。
下面，参照图34(a)～(c)、图35(a)～(c)及图36(a)～(c)，讲述本发明的第9实施方式涉及的电介质存储器的制造方法。此外，图34(a)～(c)、图35(a)～(c)及图36(a)～(c)，是表示本发明的第9实施方式涉及的电介质存储器的制造方法的主要工序的剖面图。
首先，图34(a)所示的工序，和使用上述图20(a)的讲述一样。
然后，如图34(b)所示，在第1氢阻挡膜39上，形成覆盖第2触头40地形成下面与第2触头40的上端连接的导电性的氧阻挡膜41(例如膜厚20～200nm、的Ir、IrO、TiAlN、TaAlN或它们的叠层膜)。接着，在氧阻挡膜41上形成导电层70。接着，在导电层70上形成第1下部电极42(例如膜厚100～500nm的以Pt或Ir代表的贵金属或这些金属的氧化物)。
在这里，和在第6实施方式中的讲述那样，因为能够按照第1下部电极42的膜厚，调整以后形成的开口部43h的深度，所以可以考虑必要的单元容量后，决定第1下部电极42的膜厚。
然后，如图34(c)所示，在第1氢阻挡膜39上，覆盖氧阻挡膜41、导电层70及第1下部电极42地形成第3绝缘膜43(例如膜厚500～1000nm的SiO2膜)后，采用CMP法，使第3绝缘膜43的表面平坦化。
在这里，和在第6实施方式的讲述一样，可以按照采用CMP法对第3绝缘膜43的表面平坦化剩下的膜厚，调整以后形成的开口部43h的深度。所以，与第1下部电极42的膜厚一样，可以考虑需要的单元容量，决定第3绝缘膜43的剩下的膜厚。
然后，如图35(a)所示，在第3绝缘膜43中，形成贯通该第3绝缘膜43的同时还使第1下部电极42的上面露出的孔——开口部43h。
然后，如图35(b)所示，对半导体基板31的整个面进行蚀刻后面，除去第1下部电极42中露出开口部43h的底部的部分，从而在第1下部电极42上，形成使导电层70的上面露出的凹部42h。这时，通过选择在蚀刻第1下部电极42之际，使导电层70不被蚀刻的蚀刻条件或导电层70材料，从而能够在导电层70中露出的面内均匀性良好地形成凹部42的深度。这样，就能够抑制单元容量的离差。就是说，通过设置所需膜厚的第1下部电极42，使导电层70作为蚀刻阻挡膜发挥作用，从而能够将凹部42的深度调整成所需的深度。
另外，在形成凹部42时，由在该形成时构成被除去的第1下部电极42中的部分的材料构成的第2下部电极44，在开口部43h的壁部形成。就是说，在形成凹部42时，由从第1下部电极42中的被除去的部分弹出的原子，在开口部43h的壁部形成筒状而且具有侧壁形状的第2下部电极44。这样，能够自我整合地只在开口部43h的内部形成第2下部电极44。另外，规定容量的开口，由开口部43h和凹部42构成。
接着，图35(c)图36(a)及(b)所示的工序，与使用上述图22(a)～(e)的讲述的一样。
综上所述，采用本发明的第9实施方式涉及的电介质存储器及其制造方法后，在氧阻挡膜41和第1下部电极42之间，具有导电层70的这一点，是特征性的点。利用这一特征，在第1下部电极42上形成凹部42h之际，导电层70作为蚀刻挡膜发挥作用，所以能够调整凹部42h的深度，能够抑制单元容量的离差。
此外，在以上第6～第9的各实施方式中，讲述了通过除去第1下部电极42(在第7实施方式中是导电膜50及第1下部电极42)中的存在于开口部43h的底部的部分，从而形成凹部42h的情况。但根据在第1下部电极42之下形成的(在第9实施方式中是导电层70及氧阻挡膜41)的材料，也可以将该氧阻挡膜41一起除去后形成凹部42h。
另外，在以上第6～第9的各实施方式中，还可以采用以下的结构。就是说，在第7实施方式中，可以采用第8实施方式的特征点——形成蚀刻阻挡膜60的工序及第9实施方式的特征点——形成导电层70的工序中的至少一个。另外，在第8实施方式中，可以采用第7实施方式的特征点——形成导电膜50的工序及第9实施方式的特征点——形成导电层70的工序中的至少一个。进而，在第9实施方式中，可以采用第7实施方式的特征点——形成导电膜50的工序及第8实施方式的特征点——形成蚀刻阻挡膜60的工序中的至少一个。
此外，在以上第6～第9的各实施方式中，讲述了在被覆电容器的第4绝缘膜和充当与外部布线(未图示)的层间绝缘膜的第5绝缘膜之间，形成第2氢阻挡膜的结构。但作为电容绝缘膜，使用具有耐还原性的铁电体材料时，也可以采用不形成第1氢阻挡膜及第2氢阻挡膜的结构。但是，一般老说，采用氢阻挡膜的组合后，例如在存储单元的端部连接第1氢阻挡膜及第2氢阻挡膜后，可以用氢阻挡膜完全被覆电容器，所以能够防止铁电体电容器受到氢的影响而特性劣化。
本发明涉及的电介质存储器及其制造方法，在形成具有立体堆栈型电容器结构的电介质存储器中大有用处。
权利要求
1.一种电介质存储器的制造方法，其特征在于，包括在基板上形成第1下部电极的工序；在所述第1下部电极上，形成第1绝缘膜的工序；在所述第1绝缘膜中，形成到达所述第1下部电极的上面的孔的工序；至少在所述孔的壁部及底部形成导电膜的工序；进行蚀刻，除去所述孔的底部存在的所述导电膜，从而形成由残存在所述孔的壁部的所述导电膜构成的第2下部电极的工序；在所述第1下部电极及所述第2下部电极之上，不埋入所述孔内地形成电容绝缘膜的工序；以及在所述电容绝缘膜上，形成上部电极的工序。
2.如权利要求1所述的电介质存储器的制造方法，其特征在于在形成所述第1绝缘膜的工序之后且在形成所述孔的工序之前，还具有在所述第1绝缘膜上，形成用作蚀刻阻挡层的第2绝缘膜的工序；所述形成孔的工序，是在所述第1绝缘膜及所述第2绝缘膜中，形成到达所述第1下部电极的上面的孔的工序。
3.如权利要求1所述的电介质存储器的制造方法，其特征在于在形成所述第2下部电极的工序之后且在形成所述电容绝缘膜的工序之前，还具有除去在比所述第2下部电极的上端更靠上的位置存在的所述第1绝缘膜的工序。
4.如权利要求1所述的电介质存储器的制造方法，其特征在于在形成所述第2下部电极的工序之后且在形成所述电容绝缘膜的工序之前，还具有在氧气体中将所述第2下部电极退火的工序。
5.如权利要求1所述的电介质存储器的制造方法，其特征在于形成所述电容绝缘膜的工序，使用MOCVD法。
6.如权利要求1所述的电介质存储器的制造方法，其特征在于形成所述导电膜的工序，使用溅射法。
7.如权利要求1所述的电介质存储器的制造方法，其特征在于所述第1下部电极和所述第2下部电极，由同一种导电材料构成。
8.如权利要求1所述的电介质存储器的制造方法，其特征在于所述第1下部电极和所述第2下部电极，由不同的导电材料构成。
9.一种电介质存储器的制造方法，其特征在于，包括在基板上形成第1下部电极的工序；在所述第1下部电极上，形成第1绝缘膜的工序；在所述第1绝缘膜中，形成到达所述第1下部电极的上面的孔的工序；进行蚀刻，除去在所述孔的底部露出的所述第1下部电极，从而在所述第1下部电极上形成凹部，同时，还在孔的壁部形成由在形成所述凹部之际被除去的构成所述第1下部电极的材料所构成的第2下部电极的工序；在所述凹部的壁部及底部和所述第2下部电极之上，不埋入所述孔内地形成电容绝缘膜的工序；以及在所述电容绝缘膜上，形成上部电极的工序。
10.如权利要求9所述的电介质存储器的制造方法，其特征在于在形成所述孔的工序之后且在形成所述凹部及所述第2下部电极的工序之前，还具有在所述孔的壁部及底部形成导电膜的工序；形成所述凹部及所述第2下部电极的工序，是进行蚀刻，除去形成在所述孔的底部的所述第1下部电极及所述导电膜，从而在所述第1下部电极上形成凹部的同时，还在所述孔的壁部形成由在形成所述凹部之际被除去的构成所述第1下部电极及所述导电膜的材料所构成的第2下部电极的工序。
11.如权利要求9所述的电介质存储器的制造方法，其特征在于在形成所述第1绝缘膜的工序之后且在形成所述孔的工序之前，还具有在所述第1绝缘膜上，形成用作蚀刻阻挡层的第2绝缘膜的工序；形成所述孔的工序，是在所述第1绝缘膜及所述第2绝缘膜中，形成到达所述第1下部电极的上面的孔的工序。
12.如权利要求9或10所述的电介质存储器的制造方法，其特征在于所述第1下部电极，形成在所述基板上形成的导电层之上；所述蚀刻，去除所述孔的底部的所述第1下部电极，直到露出所述导电层的上面为止。
13.如权利要求9或10所述的电介质存储器的制造方法，其特征在于在形成所述第2下部电极的工序之后且在形成所述电容绝缘膜的工序之前，还具有在氧气体中将所述第2下部电极退火的工序。
14.如权利要求9或10所述的电介质存储器的制造方法，其特征在于形成所述电容绝缘膜的工序，使用MOCVD法。
15.如权利要求9或10所述的电介质存储器的制造方法，其特征在于所述第1下部电极和所述第2下部电极，由贵金属或贵金属氧化物构成。
16.一种电介质存储器，其特征在于，包括在基板上形成的第1下部电极；具有形成在所述第1下部电极上、到达所述第1下部电极的上面的孔的第1绝缘膜；形成在所述孔的壁部的第2下部电极；在所述第1下部电极及所述第2下部电极上，不埋入所述孔内地形成的电容绝缘膜；以及在所述电容绝缘膜上形成的上部电极，对所述孔的壁部而言，所述第2下部电极的膜厚，所述孔的壁部的下方比所述孔的壁部的上方更厚。
17.一种电介质存储器，其特征在于，包括第1下部电极，其形成在基板上、且上部具有凹部；第1绝缘膜，其形成在所述第1下部电极之上、且具有到达所述凹部的孔；第2下部电极，其形成在所述孔的壁部、且侧壁与所述凹部的壁部连续地形成；电容绝缘膜，其形成在所述凹部的壁部及底部和所述第2下部电极之上、且不埋入所述孔内；以及上部电极，其形成在所述电容绝缘膜之上，对所述孔的壁部而言，所述第2下部电极的膜厚，所述孔的壁部的下方比所述孔的壁部的上方更厚。
18.如权利要求16或17所述的电介质存储器，其特征在于在所述第1绝缘膜的上部，还具有用作蚀刻阻挡层的第2绝缘膜。
19.如权利要求16或17所述的电介质存储器，其特征在于所述第1下部电极和所述第2下部电极，由同一种导电材料构成。
20.如权利要求16或17所述的电介质存储器，其特征在于所述第1下部电极和所述第2下部电极，由不同的导电材料构成。
21.如权利要求16或17所述的电介质存储器，其特征在于所述第1下部电极及所述第2下部电极，由贵金属或贵金属氧化物构成。
全文摘要
一种电介质存储器，包括第1下部电极(12)、具有到达第2下部电极(14b)的上面的开口部(13h)的第1绝缘膜(13)、在开口部(13h)的壁部形成的第2下部电极(14b)、在第1下部电极(12)之上及第2下部电极(14b)之上不埋入孔地形成的电容绝缘膜(15)、以及在电容绝缘膜(15)之上形的上部电极(16)。对于开口部(13h)的壁部而言，第2下部电极(14)的壁厚，其下方比开口部的壁部的上方厚。从而提供包括阶差被覆性优异的电容绝缘膜，而且具有能够实现细小化的结构的介质存储器。
文档编号H01L21/8242GK1738026SQ200510092628
公开日2006年2月22日 申请日期2005年8月19日 优先权日2004年8月20日
发明者三河巧, 大国充弘, 吉田弘 申请人:松下电器产业株式会社