专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件，并且具体地说涉及一种构成用来实现高级信息处理的硅大规模集成电路的CMOS装置。
背景技术：
硅超大规模集成电路是支持未来高级信息社会的基本技术之一。为了提高集成电路的功能，需要提高作为集成电路元件的CMOS器件的性能。基于按比例减小的法则(比例法则)已经基本上提高了元器件的性能。但是，在最近几年，各种物理限制已经使通过急剧地降低其尺寸来提高元器件的性能以及操作装置自身变得困难。
随着扩散区深度的急剧减小，硅化物/Si的界面导致电场集中。这就增加了结漏电流。对于源极/漏极区必须降低结漏电流。同时，必须降低源极/漏极区的表面电阻(sheet resistance)。为了实现这一点，已经建议了一种在硅化物形成前使Si为无定形的方法来改善界面的粗糙度。还已经建议了一种通过形成过渡金属硅化物的复合膜降低电阻率的方法。使用前述任一种方法，在硅化物/Si的界面上仍存在几纳米至几十纳米量级的粗糙度。
对于32纳米技术时代的装置，国际半导体路线图仍需要硅化物提供15μΩ·cm或更低的电阻率。但是，还没有发现任何具有原子级平坦界面并表现出低电阻率的电极硅化物材料或其结构。
发明内容
根据本发明一个方面的半导体器件包括具有隔离区的半导体衬底；以及MIS晶体管，其包括在半导体衬底上方形成的具有插在其间的栅绝缘膜的栅电极，以及在半导体衬底上形成的夹住栅电极的一对接触层，所述接触层在半导体衬底和接触层之间的界面上具有界面层，所述界面层包含至少一种选自Er、Gd、Tb、Dy、Ho、Tm、Yb、Lu和Pt组成的组中的金属的硅化物。
根据本发明另一个方面的半导体器件包括具有隔离区的半导体衬底；以及MIS晶体管，其包括在半导体衬底上方形成的具有插在其间的栅绝缘膜的栅电极、在半导体衬底中形成的一对源/漏杂质重掺杂区，以及在一对源/漏杂质重掺杂区上形成并且在界面上具有界面层的一对接触层，所述界面层包含至少一种选自Er、Gd、Tb、Dy、Ho、Tm、Yb、Lu和Pt组成的组中的金属硅化物。
根据本发明另一个方面的半导体器件包括具有隔离区的半导体衬底；n型MIS晶体管，其具有在半导体衬底中形成的扩散区、在半导体衬底上方形成的具有插在其间的栅绝缘膜的栅电极，以及在所述扩散区上方形成的具有插在其间的第一界面层的硅化物层，所述第一界面层包含至少一种选自Er、Gd、Tb、Dy、Ho、Tm、Yb、Lu和Pt组成的组中的金属硅化物；以及p型MIS晶体管，其具有在半导体衬底中形成的扩散区、在半导体衬底上方形成的具有插在其间的栅绝缘膜的栅电极，以及在所述扩散区上方形成的具有插在其间的第二界面层的硅化物层，所述第二界面层包含与n型MIS晶体管中第一界面层的金属相同的金属的硅化物。
图1是根据本发明一个实施方式的半导体器件的剖视图；图2A和2B是沉积在Si(100)衬底上的硅化物层界面的电子显微照片；图3是说明肖特基二极管反向漏电流特性的图；
图4是说明制作根据本发明一个实施方式的半导体器件方法步骤的剖视图；图5是说明图4后续步骤的剖视图；图6是说明图5后续步骤的剖视图；图7是根据本发明另一个实施方式的半导体器件的剖视图；图8是根据本发明另一个实施方式的半导体器件的剖视图；图9是说明制作根据本发明另一个实施方式的半导体器件方法步骤的剖视图；图10是说明图9后续步骤的剖视图；图11是说明图10后续步骤的剖视图；图12是根据本发明另一个实施方式的半导体器件的剖视图；图13是根据本发明另一个实施方式的半导体器件的剖视图；图14是说明制作根据本发明另一个实施方式的半导体器件方法步骤的剖视图；图15是说明图14后续步骤的剖视图；图16是说明图15后续步骤的剖视图；图17是根据本发明另一个实施方式的半导体器件的剖视图；图18是根据本发明另一个实施方式的半导体器件的剖视图；图19是根据本发明另一个实施方式的半导体器件的剖视图；图20是说明制作根据本发明另一个实施方式的半导体器件方法步骤的剖视图；图21是说明图20后续步骤的剖视图；图22是说明图21后续步骤的剖视图；图23是说明图22后续步骤的剖视图；图24是根据本发明另一个实施方式的半导体器件的剖视图；图25是根据本发明另一个实施方式的半导体器件的剖视图；图26是根据本发明另一个实施方式的半导体器件的剖视图；图27是根据本发明另一个实施方式的半导体器件的剖视图；图28是说明制作根据本发明另一个实施方式的半导体器件方法步骤的剖视图；图29是说明图28后续步骤的剖视图；图30是说明图29后续步骤的剖视图；具体实施方式
下面将参考
本发明的实施方式。
(实施方式1)图1是根据本实施方式的半导体器件的剖视图。
栅电极在p型硅衬底上形成，其间插有由热生长氧化硅膜组成的栅绝缘膜1。栅绝缘膜1优选具有2纳米或更低的膜厚。栅电极具有顺序堆叠磷重掺杂多晶硅层2、ErSi1.7层5和NiSi层3的结构。如图所示，在栅绝缘膜和栅电极的侧面上提供了包含氧化硅膜的栅侧壁4，膜厚约30纳米。在p型硅衬底中形成源区和漏区，夹住栅绝缘膜；源区和漏区是n型杂质重掺杂区。
硅化物层在这些杂质区上形成。硅化物层在其与n型杂质重掺杂区衬底之间的界面上具有界面层，所述界面层包括ErSi1.7层5。ErSi1.7层5和n型杂质重掺杂区之间的界面是原子级平坦的。在所述界面层上提供NiSi层3。在此情况下，ErSi1.7层5的膜厚约为2纳米，并且NiSi层3的膜厚约为8纳米。因此，在p型硅衬底上构成n型MOS晶体管。
可以向多晶硅层2中掺杂砷作为杂质，构成栅电极。栅电极可以完全用金属材料、金属氮化物、金属硅化物，或者金属锗硅化物替代。优选选择栅极材料，使其适于每一代器件技术所需的阈值电压。
此外，栅绝缘膜1可以由比氧化硅膜具有更大介电常数的绝缘材料组成(高介电绝缘膜)。这种材料举例来说包括Si3N4、Al2O3、Ta2O5、TiO2、La2O5、CeO2、ZrO2、HfO2、SrTiO3和Pr2O3。此外，可以有效地使用例如由向氧化硅中混合入金属离子组成的硅酸锆或硅酸铪材料，或者这些材料的组合。优选按照每一代晶体管的需要适当地选择这种材料。
图2A和2B是沉积在Si(100)衬底上的硅化物层界面的透射电子显微(TEM)照片。图2A表示传统的NiSi层。图2B表示ErSi1.7层的TEM照片。NiSi通过在Si(100)衬底上沉积Ni并且在400℃下热处理来形成。ErSi1.7通过在Si(100)衬底上沉积Er膜，然后在700℃下热处理来形成。特征X射线分析表明所得硅化物的组成是ErSi1.7。
尽管其是多晶结构，ErSi1.7相对于Si衬底有明显的取向。ErSi1.7层在其与Si衬底之间具有界面，该界面是原子级平坦的。ErSi1.7具有六方AlB2结构，并且与Si(111)面具有非常显著的晶格失配。因此，ErSi1.7可以在Si(111)衬底上外延生长，形成原子级的平坦界面。Si(100)衬底有一些明显的晶格失配，以至于ErSi1.7不能外延生长。但是，ErSi1.7变成多晶，抑制了晶格失配，从而形成具有原子级平坦的界面的多晶。
因此，ErSi1.7使得可以在Si(100)衬底或者在Si(111)衬底上形成原子级平坦的ErSi1.7/Si界面。如图2B所示，ErSi1.7/Si界面具有最大5纳米的表面平坦度(界面粗糙度)。相反，在Si(100)衬底上形成NiSi的情况下，界面粗糙度达到10纳米，如图2A所示。
图3表示NiSi/Si肖特基二极管和ErSi1.7/Si肖特基二极管中的反向漏电流。ErSi1.7中的漏电流显著小于NiSi。这在电学上表示图2B中所示的ErSi1.7界面是平坦的。在MOSFET中，扩散层区/Si衬底结界面就在硅化物/Si(扩散区)下方形成。因此，只要在上面的硅化物/Si(扩散区)界面是平坦的，则归因于硅化物的扩散层区/Si衬底结漏电流自然是小的。
在本实施方式中，ErSi1.7层插在NiSi和扩散区之间，形成NiSi/ErSi1.7堆叠硅化物结构。这就可以形成原子级平坦的硅化物/Si界面。因此，可以抑制结漏电流。此外，ErSi1.7对电子形成高约0.24eV的肖特基势垒，该值小于C54-TiSi2、CoSi2、NiSi或Pd2Si。这就降低了作为沟道电阻串联分量的接触电阻。结果，获得功耗降低的可以高速操作的晶体管。
在本实施方式中，ErSi1.7用作插入的硅化物。但是，硅化物并不局限于ErSi1.7。可以使用能对电子形成小高度的肖特基势垒并且具有与ErSi1.7相似的晶体结构(六方AlB2型)的任意金属硅化物作为界面层，所述金属硅化物外延生长在Si(111)衬底上。具体地说，硅化物可以包含Gd、Tb、Dy、Ho、Er、Tm、Yb或Lu，并且使用这些材料中任何一种都能产生相似的作用。
图4至6表示生产图1所示半导体器件的方法。
首先，热氧化p型硅衬底的表面，形成由热生长氧化硅膜组成的栅绝缘膜1。通过CVD方法在栅绝缘膜1上形成多晶硅层，然后通过光刻和反应离子蚀刻选择性地除去多晶硅层和栅绝缘膜，形成栅电极。实施磷离子注入，形成n型MOS晶体管的源/漏区。形成侧壁4，使栅电极与源/漏区绝缘，得到如图4所示的结构。然后，如图5所示，在整个表面上顺序形成Er膜7(膜厚1纳米)和Ni膜6(膜厚4纳米)。
另外，在450℃下实施热处理，将多晶硅层2和源/漏区上的Er膜7和Ni膜6转化成硅化物。使用硫酸和过氧化氢混合液体来选择性除去栅侧壁4上未反应的Er和Ni，得到如图6所示的结构。
在此情况下，Er膜7和Ni膜6的膜厚分别为1纳米和4纳米。但是，膜厚并不局限于此。每种金属膜的膜厚可以考虑最终形成的硅化物的厚度来适当地确定。具体地说，优选选择Er膜7的膜厚，以至于用作界面层的Er硅化物(ErSi1.7)层5具有约1纳米或更大并且约5纳米或更小的膜厚。如果ErSi1.7层5的厚度太小，在衬底和ErSi1.7层之间形成平坦的界面是困难的。另一方面，如果ErSi1.7层5的厚度太大，由于ErSi1.7的高电阻率，可能抑制了晶体管成功地高速操作。ErSi1.7层5的厚度优选设置为ErSi1.7层5及其上面的NiSi层的总厚度约10至20纳米。
当Ni作为扩散物种通过Si衬底扩散时，主要形成Ni的硅化物。在上面的实施例中，Er用作Ni的扩散阻挡层，抑制Ni的扩散。对于Er和Si之间的反应，Si主要扩散入Er中。因此，当Ni/Er层被转化成硅化物时，Si用作主要扩散物种，形成ErSi1.7和NiSi的堆叠结构。也可以在Ni硅化期间，使用Er离子注入和Er雪犁效应(Er snowploweffect)的组合来形成Er界面。
(实施方式2)图7是根据本实施方式的半导体器件的剖视图。
在所述半导体器件中，栅侧壁4具有约5纳米的小厚度。除了硅化物堆叠结构取代了杂质重掺杂区，即源区和漏区外，该半导体器件与图1中的结构是相似的。这种结构是所谓的肖特基源/漏n型MOS晶体管。
所述硅化物在其与衬底之间的界面处具有界面层，所述界面层包括ErSi1.7层5。ErSi1.7.5和p型Si衬底之间的界面是原子级平坦的。在界面上形成NiSi层3。在肖特基MOS晶体管中，沟道区和硅化物彼此间接接触，而没有任何杂质重掺杂区设置在沟道区和硅化物之间。因此，与那些常规的MOS晶体管相比，所述晶体管的特性对硅化物/Si界面的形状非常敏感。本实施方式可以控制ErSi1.7和Si之间的界面，以至于所述界面是原子级平坦的。这就可以抑制这种硅化物/Si界面形状变化的不利影响。
对于肖特基晶体管，如果使用例如NiSi的低电阻率硅化物作为源/漏材料，甚至在元器件工作时，肖特基势垒也保持在源端。这就可以提供与具有扩散区的常规MOS晶体管所得等价的驱动电流。根据本实施方式，硅化物和Si之间的界面层是ErSi1.7层，其对电子形成具有约0.24eV小高度的肖特基势垒。这就可以提供与具有扩散区的常规MOS晶体管所得等价的驱动电流。此外，在所述堆叠结构中，在界面层上提供低电阻率的硅化物。这就抑制了由于使用例如Er的稀土金属硅化物的电阻率增加。因此，可以降低寄生电阻，使晶体管可以在降低的功耗下高速操作。
(实施方式3)图8是根据本实施方式的半导体器件的剖视图。
栅电极在n型硅衬底上形成，其间插有由热生长氧化硅膜组成的栅绝缘膜1。栅绝缘膜1优选具有至多2纳米的膜厚。栅电极具有顺序堆叠硼掺杂的多晶硅9、PtSi层8和NiSi层3的结构。如图所示，在栅绝缘膜和栅电极的侧面上提供了由氧化硅膜组成的栅侧壁4，膜厚约30纳米。在n型硅衬底中形成源区和漏区，以至于将栅绝缘膜夹在源区和漏区之间；源区和漏区是p型杂质重掺杂区。
硅化物层在这些杂质区上形成。硅化物层在其与p型杂质重掺杂区衬底之间的界面上具有界面层，所述界面层包括PtSi层8。PtSi层8和p型杂质重掺杂区之间的界面是原子级平坦的。在所述界面层上提供NiSi层3。PtSi层8的膜厚约为1至5纳米，并且NiSi层3的膜厚优选约为10纳米。因此，在n型硅衬底上构成p型MOS晶体管。
PtSi外延生长在Si(100)面上，并且比NiSi更加热稳定。甚至在高温下热处理时，PtSi也不会产生聚集等。这是因为NiSi具有约990℃的熔点，而PtSi具有约1,230℃的更高熔点。结果，尽管其界面粗糙度为2至5纳米，但是PtSi/Si界面比NiSi/Si界面更加平坦。这就抑制了归因于于硅化物/Si界面不规则性的结漏电流。
PtSi提供了约35μΩ·cm较高的电阻率。但是，与根据上述实施方式1的ErSi1.7情况一样，在上面的低电阻率NiSi层抑制了电阻的增加。此外，PtSi形成高度约0.24eV的空穴肖特基势垒，该值小于C54-TiSi2、CoSi2或NiSi。这就降低了接触电阻率，因此降低了功耗。结果，获得可以高速操作的p型MOS晶体管。
图9至11表示生产图8所示半导体器件的方法。
首先，热氧化n型硅衬底的表面，形成由热生长氧化硅膜组成的栅绝缘膜1。通过CVD方法在栅绝缘膜1上形成多晶硅层，然后通过光刻和反应离子蚀刻选择性地除去多晶硅层和栅绝缘膜，形成栅电极。注入硼离子，形成p型MOS晶体管的源区/漏区。形成侧壁4，使栅电极与源/漏区绝缘，得到如图9所示的结构。然后，如图10所示，在整个表面上顺序形成Pt膜10(膜厚1纳米)和Ni膜6(膜厚4纳米)。
另外，在450℃下实施热处理，将多晶硅层2和源/漏区上的Pt膜10和Ni膜6转化成硅化物。使用硫酸和过氧化氢混合液体来选择性除去栅侧壁4上未反应的Pt和Ni，得到如图11所示的结构。
在此情况下，Pt膜10和Ni膜6的膜厚分别为1纳米和4纳米。但是，膜厚并不局限于此。每种金属膜的膜厚可以考虑最终形成的硅化物的厚度来适当地确定。具体地说，选择Pt膜10的膜厚，以至于用作界面层的PtSi层8具有约1纳米至5纳米的膜厚。如果PtSi层8的厚度太小，在衬底和PtSi层之间形成平坦的界面是困难的。另一方面，如果PtSi层8的厚度太大，由于PtSi的高电阻率，可能抑制了晶体管成功地高速操作。PtSi层8的厚度优选设置为PtSi层8及其上面的NiSi层3的总厚度约10至20纳米。
(实施方式4)图12是根据本实施方式的半导体器件的剖视图。
在所述半导体器件中，栅侧壁4具有约5纳米的小厚度。除了硅化物堆叠结构取代了杂质重掺杂区，即源区和漏区外，该半导体器件与图8中的结构是相似的。这种结构是所谓的肖特基源/漏p型MOS晶体管。
所述硅化物层在其与衬底之间的界面处具有界面层，所述界面层包括PtSi层8。PtSi和n型硅衬底之间的界面是原子级平坦的。在界面上形成NiSi层3。在本实施方式中，如同在实施方式2的情况中一样，使用界面粗糙度小于NiSi的PtSi可以抑制硅化物/Si界面形状的变化。此外，PtSi形成约0.2eV小高度的空穴势垒，并且在所述堆叠结构中，在PtSi上面提供了低电阻率的硅化物。结果，同根据实施方式2的n型MOS晶体管的情况一样，获得驱动电流，降低了寄生电阻。因此，获得可以在低功耗下高速操作的晶体管。
(实施方式5)图13是根据本实施方式的半导体器件的剖视图。
晶体管在p型硅衬底上形成，晶体管栅电极的结构与实施方式3中的相似。栅侧壁4优选具有约5纳米的厚度。栅电极的上表面用氮化硅膜4覆盖。另外，这种结构相应于肖特基源/漏n型MOS晶体管，其中硅化物堆叠结构取代了杂质重掺杂区，即源区和漏区。
所述硅化物层在其与衬底之间的界面上具有界面层，所述界面层包括ErSi1.7层5。ErSi1.7层5和p型硅衬底之间的界面是原子级平坦的。在界面层上提供Cu层12。
在本实施方式中，如同在实施方式2的情况中一样，使用具有控制在原子级上的界面粗糙度的ErSi1.7，可以抑制硅化物/Si界面形状的变化。如上所述，用作界面层的ErSi1.7形成约0.2eV小高度的电子势垒。在这种堆叠结构中，在界面层上提供电阻率比硅化物更低的Cu。其用来提供足够的驱动电流。结果，可以降低寄生电阻，使晶体管可以在低功耗下高速操作。
这种情况不局限n型MOS,并且p型MOS也能产生相似的作用。在此情况下，通过用PtSi代替ErSi1.7，还可以降低接触电阻率。此外，界面层上的层可以由能提供至多20Ω·cm的低电阻率的金属，例如Al及其氮化物组成。在任何情况下，都可以产生相似的作用。
图14至16表示生产图13所示半导体器件的方法。
首先，通过浅沟槽方法在p型硅衬底上形成元器件隔离区。热氧化硅衬底的表面，形成由热生长氧化硅膜1组成的栅绝缘膜1。随后，通过CVD方法形成多晶硅层，然后通过光刻和反应离子蚀刻选择性地除去多晶硅层和栅绝缘膜，形成栅电极。然后，形成侧壁4，使栅电极与源/漏区绝缘。
在整个表面上沉积由SiO2组成层间绝缘膜。然后，通过光刻和反应离子蚀刻仅从源/漏部分除去层间绝缘膜，得到如图14所示的结构。然后，如图15所示，在整个表面上顺序沉积Er膜7(1纳米)和Cu膜12(约1微米)，埋藏接触区。
另外，在450℃下实施热处理，将与Si衬底接触的Er膜7部分转化成硅化物。随后，通过CMP除去覆盖在上面的Cu和Er过量的部分，得到如图16所示的结构。该过程不仅能够形成硅化物，而且能形成金属，以至于它们与源/漏区自对准。
(实施方式6)图17是根据本实施方式的半导体器件的剖视图。
分别在p型硅衬底上形成p型杂质区(p型阱)和n型杂质区(n型阱)。在p型杂质区中提供n型MOS晶体管，并且基本上具有与图1中所示相似的结构。在n型杂质区中提供p型MOS晶体管，并且具有与n型MOS晶体管相似的接触结构。即，在NiSi层和p型或n型杂质重掺杂的源/漏区之间的界面处提供ErSi1.7。
n型MOS晶体管和p型MOS晶体管互补操作，构成CMOS器件。在这种堆叠结构中，在ErSi1.7上形成NiSi。随后，如同在实施方式1的情况中一样，下面的ErSi1.7层能够使与Si扩散区形成原子级平坦的界面。另外，上面的NiSi层降低了接触层的电阻率。
(实施方式7)图18是根据本实施方式的半导体器件的剖视图。
分别在p型硅衬底中形成p型杂质区(p型阱)和n型杂质区(n型阱)。在p型杂质区中提供n型MOS晶体管，并且基本上具有与图1中所示相似的结构。在n型杂质区中提供p型MOS晶体管。在p型MOS晶体管中，在栅电极和源/漏扩散区上形成NiSi层3。
n型MOS晶体管和p型MOS晶体管互补操作，构成CMOS器件。在本实施方式中，仅对CMOS结构的n型MOS晶体管施用ErSi1.7/NiSi堆叠硅化物结构。作为杂质掺杂的砷和磷在Si中具有比硼小一个数量级的扩散系数。因此，n型MOS晶体管在源/漏区正下方具有比p型MOS晶体管更小的扩散区深度。在n型MOS晶体管中，标记了由硅化物/Si界面的粗糙度引起的漏电流。本实施方式可以有效地抑制n型MOS晶体管中硅化物/Si界面的粗糙度并且降低接触电阻率。
(实施方式8)
图19是根据本实施方式的半导体器件的剖视图。
分别在p型硅衬底中形成p型杂质区(p型阱)和n型杂质区(n型阱)。在p型杂质区中提供n型MOS晶体管，并且基本上具有与图1中所示相似的结构。在n型杂质区中提供p型MOS晶体管，并且基本上具有与图8中所示相似的结构。
在本实施方式中，对n型MOS区施用ErSi1.7/NiSi堆叠硅化物结构，形成原子级平坦的硅化物/Si界面。在Si(100)面上外延生长在p型MOS区的源/漏区中使用的PtSi。因此，PtSi用来形成比NiSi更平坦的界面。此外，上面的NiSi层降低了电阻率。
如果使用单层低电阻率的硅化物，例如TiSi2、CoSi2或NiSi作为源/漏电极的接触材料，所得的功函接近于Si禁带的中心。因此，肖特基势垒的高度对于电子和空穴均约为0.5至0.6eV。在此情况下，两种导电类型都可以提供相似的接触电阻率。但是，如果硅衬底具有约3×1020cm-3杂质浓度，接触电阻率约为1×10-7Ω·cm2。这不能满足在国际半导体路线图中规定的45纳米技术时代对接触电阻率的需求值(6×10-8Ω·cm2)。
根据本实施方式，n型MOS晶体管包括形成对电子低的肖特基势垒(0.2至0.3eV)的材料ErSi1.7。另一方面，p型MOS晶体管包括形成对空穴低的肖特基势垒(0.2至0.3eV)的材料PtSi。因此，在约3×1020cm-3的相同杂质浓度下，接触电阻率最多降低至1×10-8Ω·cm2。满足了22纳米技术时代对接触电阻率的需求。此外，可以在接触电阻率降低情况下，同时形成平坦的界面。
图20至23表示生产如图19所示半导体器件的方法。
首先，通过离子注入在p型硅衬底中形成p型杂质区(p型阱)和n型杂质区(n型阱)。然后，通过浅沟槽方法在p型硅衬底中形成元器件隔离区。热氧化硅衬底的表面，形成由热生长氧化硅膜1组成的栅绝缘膜1。随后，通过CVD方法形成多晶硅层。然后，通过光刻和反应离子蚀刻选择性地除去多晶硅层和栅绝缘膜，形成栅电极。在n和p型MOS晶体管的源/漏区和栅电极中实施砷和硼离子的离子注入，形成杂质重掺杂区。然后，形成侧壁4，使栅电极与源/漏区绝缘，得到如图20所示的结构。
通过CVD方法和光刻方法，用氧化物膜11遮蔽p型MOS区。然后，如图21所示，通过溅射在n型区上形成Er膜7(膜厚1纳米)和Ni膜6(膜厚4纳米)。
然后，在450℃下实施热处理，将Er膜7和Ni膜6转化成硅化物。使用硫酸和过氧化氢混合液体选择性除去未反应的Er和Ni，在n型MOS区的栅电极和源/漏区中形成ErSi1.7/NiSi结构。随后，通过刻蚀从p型MOS区除去氧化物膜11，而用氧化物膜11遮蔽n型MOS区。另外，如图22所示，在p型MOS区上选择性地形成Pt膜10(膜厚10纳米)和Ni膜6(4纳米)。
随后，在450℃下实施热处理，将Pt膜10和Ni膜6转化成硅化物。然后，使用王水以及硫酸和过氧化氢的混合液体选择性除去未反应的Pt和Ni，在p型MOS区的栅电极和源/漏区中形成PtSi/NiSi结构。最后，从n型MOS区中除去覆盖的氧化物膜11，得到如图23所示的结构。
Er容易地空气中氧化。因此，当Er转化成硅化物时，除非它被抗氧化膜的覆盖层保护，否则氧会使硅化物的表面变得粗糙。使用根据本实施方式的形成过程，在刚形成Er膜后，在Er膜上形成Ni膜。这就可以避免氧等对Er的污染。
在下面的实施方式中，在n型MOS区和p型MOS区中都使用ErSi1.7/NiSi叠结构。但是，同实施方式7和8中的情况一样，可以仅对n型MOS区施用ErSi1.7/NiSi堆叠结构，同时对p型MOS区施用NiSi或PtSi/NiSi结构。
(实施方式9)图24是根据本实施方式的半导体器件的剖视图。
在p型硅衬底上形成氧化硅膜。在氧化硅膜上形成单晶硅层，用作MOS晶体管的有源区，形成SOI结构。用作有源区的单晶硅层优选具有约5至10纳米的厚度。在SOI衬底上形成n型和p型MOS晶体管，构成CMOS器件。所形成的晶体管结构基本上与图17和实施方式6中所示的结构相同。
在源/漏区上形成硅化物层，形成堆叠结构。n型和p型区都具有ErSi1.7层5，作为其与衬底之间的界面层。在ErSi1.7层5上形成了NiSi层3。在本实施方式中，所有的沟道部分都被耗尽，从而形成所谓的完全耗尽型SOI-MOS晶体管。在完全耗尽型SOI器件中，用作有源区的单晶硅层是非常薄的。在此情况下，当源/漏部分的硅化物/Si界面非常不规则时，硅化物层部分到达埋藏的氧化物膜。这就可能在元器件中引起特性变化。此外，如果硅化物的深度完全到达埋藏的氧化物层，硅化物/Si接触面积等于SOI膜厚乘以栅的宽度，并且是非常小的。这就增加了接触电阻，降低了晶体管的性能。
因此，必需在原子级上控制硅化物/Si界面。此外，如果形成硅化物所需的Si的厚度大于用作有源区的单晶硅层的厚度，可以适当地使用S/D升高的结构。另外，即使对于具有由翅型晶体管为代表的三维结构的双栅完全耗尽型装置，为了抑制沟道效应，其沟道的厚度也必须最多为栅长度的一半至三分之一。本实施方式的结构也可以在此情况下使用。本实施方式产生可以在原子级上控制界面的显著作用。
(实施方式10)图25是根据本实施方式的半导体器件的剖视图。
分别在p型硅衬底中形成p型杂质区(p型阱)和n型杂质区(n型阱)。在这些杂质区上形成的晶体管的栅电极结构基本上与图24中所示和实施方式9中所述的结构相似。
p型MOS晶体管和n型晶体管都是肖特基源/漏MOS晶体管，其中硅化物堆叠结构取代了杂质重掺杂区，即源区和漏区。n型和p型区都具有ErSi1.7层5作为其与衬底之间的界面层。在ErSi1.7层5上形成了NiSi层3。
在本实施方式中，同实施方式2中的情况一样，使用ErSi1.7可以抑制硅化物/Si界面的形状变化。另外，上面的NiSi层可以抑制电阻率的增加，从而降低了寄生电阻。结果，得到功耗降低的晶体管。
此外，同实施方式7中的情况一样，对于p型MOS，可以使用PtSi层8代替ErSi1.7层5作为界面层。这样降低了源端肖特基势垒的大小，从而急剧地增加了驱动电流。也可以与根据实施方式9的SOI结构组合。
(实施方式11)图26是根据本实施方式的半导体器件的剖视图。
根据本实施方式，分别在p型硅衬底中形成p型杂质区(p型阱)和n型杂质区(n型阱)。在这些杂质区上形成的晶体管的栅电极具有下面的结构在n型MOS晶体管中，在磷重掺杂的多晶硅上堆叠PtSi/NiSi堆叠结构，并且在p型MOS晶体管中，在硼重掺杂的多晶硅上堆叠PtSi/NiSi堆叠结构。
对于源/漏区，与根据实施方式4的p型PMOS相似，p型MOS区具有肖特基结PtSi/NiSi堆叠结构。n型MOS区在PtSi/Si界面处具有几纳米陡峭的n型杂质重掺杂区，并且由与p型MOS区中相同的PtSi/NiSi堆叠硅化物来形成。n型杂质重掺杂区具有对于完全耗尽适合的厚度。这种n型杂质重掺杂区的存在有效地降低了在PtSi/Si界面上的肖特基势垒的高度。因此，即使用具有对电子高的肖特基势垒的PtSi，也可以获得足够的晶体管驱动电流。
为了形成陡峭的杂质重掺杂区，优选使用杂质的分离效应；在这种效应下，在PtSi形成期间杂质与层分离，并且移向界面。如果Pt和Si彼此反应，形成Pt硅化物，则Si中的杂质，例如砷或磷与Si分离，并且移向界面，而不会溶入PtSi中。这种“雪犁现象”用来形成几纳米陡峭的n型杂质重掺杂区。使用堆叠的PtSi/NiSi结构产生与实施方式2相似的作用。可选地，可以使用ErSi1.7来代替PtSi。然后，对于p型MOS，可以使用受主型杂质，例如In或B来形成几纳米陡峭的p型杂质重掺杂区。对于n型MOS晶体管，可以使用与实施方式1相似的结构。此外，所述结构可以与上述SOI结构组合。
(实施方式12)图27是根据本实施方式的半导体器件的剖视图。
在p型硅衬底上形成晶体管。晶体管栅电极的结构与实施方式1中相似。在栅绝缘膜和栅电极的侧面上形成由氧化硅膜组成的栅侧壁4，厚度约为30纳米。栅电极的上表面用氮化硅膜4覆盖。另外，在p型硅衬底上形成源区和漏区，夹住栅绝缘膜1；源和漏区是n型杂质重掺杂区。
硅化物层在其与n型杂质重掺杂区之间的界面上具有界面层，所述界面包括ErSi1.7层5。ErSi1.7层5和p型Si衬底之间的界面是原子级平坦的。在界面层上提供Cu层12。
在本实施方式中，同在实施方式1的情况中一样，使用界面粗糙度控制在原子级的ErSi1.7，可以抑制硅化物/Si界面形状的变化。如上所述，用作界面层的ErSi1.7形成约0.2eV小高度的电子势垒。在这种堆叠结构中，在界面层上提供电阻率比硅化物更低的Cu。其用来提供足够的驱动电流。结果，可以降低寄生电阻，使晶体管可以在低功耗下高速操作。
这种情况不局限n型MOS晶体管，并且p型MOS晶体管也能产生相似的作用。在此情况下，通过用PtSi代替ErSi1.7，也可以降低接触电阻率。此外，界面层上的层可以由能提供至多20Ω·cm的低电阻率的金属，例如Al及其氮化物组成。在任何情况下，都可以产生相似的作用。
图28至30表示生产图27所示半导体器件的方法。
首先，通过浅沟槽方法在p型硅衬底中形成元器件隔离区。热氧化硅衬底的表面，形成由热生长氧化硅膜1组成的栅绝缘膜1。随后，通过CVD形成多晶硅层，然后通过光刻选择性地除去，形成栅电极。然后，注入磷离子，形成n型MOS晶体管的源/漏区。然后，形成侧壁4，使栅电极与源/漏区绝缘。
在整个表面上沉积包括SiO2的层间绝缘膜。然后，通过光刻和反应离子蚀刻仅从源/漏部分除去层间绝缘膜，得到如图28所示的结构。然后，如图29所示，在整个表面上顺序形成Er膜7(1纳米)和Cu膜12(约1微米)，埋藏接触区。
另外，在450℃下实施热处理，将与Si衬底接触的Er膜7部分转化成硅化物。随后，使用CMP除去覆盖在上面的Cu和Er过量的部分，得到如图30所示的结构。该过程不仅能够形成硅化物，而且能形成金属，以至于它们与源/漏区自对准。
在上述实施例的说明中，Si用于沟道区。但是，可以使用比Si具有更高迁移率的SiGe、Ge、应变Si等。或者，可以对本发明做出许多改变，而不会背离本发明的精神。
本发明的实施方式提供了一种半导体器件，其包括沉积在具有原子级平坦的界面的衬底上的硅化物层，所述硅化物层仅提供低的电阻率。
其它优点和修改对于本领域技术人员是容易发生的。因此，在广义上本发明不局限于本文表示并说明的具体细节和代表性的实施方式。因此，可以做出各种修改，而不会背离由附加权利要求及其等价物定义的本发明一般性概念的精神和范围。
权利要求
1.一种半导体器件，其包括具有隔离区的半导体衬底；以及MIS晶体管，其包括在半导体衬底上方形成的栅电极，具有插在二者之间的栅绝缘膜，以及在半导体衬底上形成的夹住栅电极的一对接触层，所述接触层在半导体衬底和接触层之间的界面上具有界面层，所述界面层包括含有至少一种选自Er、Gd、Tb、Dy、Ho、Tm、Yb、Lu和Pt组成的组中的金属的金属硅化物。
2.根据权利要求1的半导体器件，其中所述MIS晶体管是n型，并且所述界面层包括Er硅化物。
3.根据权利要求2的半导体器件，其中所述界面层的膜厚至少为1纳米并且至多为5纳米。
4.根据权利要求2的半导体器件，其中所述半导体器件由进一步包括在半导体衬底上形成的p型MIS晶体管的互补型MIS晶体管组成。
5.根据权利要求1的半导体器件，其中所述MIS晶体管是p型，并且所述界面层包括Pt硅化物。
6.根据权利要求5的半导体器件，其中所述界面层的膜厚至少为2纳米并且至多为3纳米。
7.根据权利要求5的半导体器件，其中所述半导体器件由进一步包括在半导体衬底上形成的n型MIS晶体管的互补型MIS晶体管组成。
8.根据权利要求1的半导体器件，其中所述接触层进一步包括在界面层上形成的金属层。
9.一种半导体器件，其包括具有隔离区的半导体衬底；以及MIS晶体管，其包括在半导体衬底上方形成的栅电极，具有插在二者之间的栅绝缘膜，在半导体衬底中形成的一对源/漏杂质重掺杂区，以及在该源/漏杂质重掺杂区上形成并且在界面上具有界面层的一对接触层，所述界面层包括含有至少一种选自Er、Gd、Tb、Dy、Ho、Tm、Yb、Lu和Pt组成的组中的金属的金属硅化物。
10.根据权利要求9的半导体器件，其中所述MIS晶体管是n型，并且所述界面层包括Er硅化物。
11.根据权利要求10的半导体器件，其中所述界面层的膜厚至少为1纳米并且至多为5纳米。
12.根据权利要求10的半导体器件，其中所述半导体器件由进一步包括在半导体衬底上形成的p型MIS晶体管的互补型MIS晶体管组成。
13.根据权利要求9的半导体器件，其中所述MIS晶体管是p型，并且所述界面层包括Pt硅化物。
14.根据权利要求5的半导体器件，其中所述界面层的膜厚至少为2纳米并且至多为3纳米。
15.根据权利要求5的半导体器件，其中所述半导体器件由进一步包括在半导体衬底上形成的n型MIS晶体管的互补型MIS晶体管组成。
16.根据权利要求9的半导体器件，其中所述接触层进一步包括在界面层上形成的金属层。
17.一种半导体器件，其包括具有隔离区的半导体衬底；n型MIS晶体管，其具有在半导体衬底中形成的扩散区，在半导体衬底上方形成的栅电极，具有插在二者之间的栅绝缘膜以及在所述扩散区上方形成的具有插在其间的第一界面层的硅化物层，所述第一界面层包括含有至少一种选自Er、Gd、Tb、Dy、Ho、Tm、Yb、Lu和Pt组成的组中的金属的金属硅化物；以及p型MIS晶体管，其具有在半导体衬底中形成的扩散区，在半导体衬底上方形成的栅电极，具有插在二者之间的栅绝缘膜，以及在所述扩散区上方形成的硅化物层，具有插在其间的第二界面层，所述第二界面层包括含有与n型MIS晶体管中第一界面层的金属相同的金属的金属硅化物。
18.根据权利要求17的半导体器件，其中所述第一界面层包括Er硅化物。
19.根据权利要求17的半导体器件，其中所述半导体器件由SOI衬底形成。
20.根据权利要求17的半导体器件，其中所述n型MIS晶体管和p型MIS晶体管之一包括与所述界面层接触的重掺杂杂质区。
全文摘要
本申请公开了一种半导体器件，其包括具有隔离区的半导体衬底；以及MIS晶体管，其包括在半导体衬底上方形成的栅电极，具有插在二者之间的栅绝缘膜以及在半导体衬底上形成的夹住栅电极的一对接触层，所述接触层在半导体衬底和接触层之间的界面上具有界面层，所述界面层包括含有至少一种选自Er、Gd、Tb、Dy、Ho、Tm、Yb、Lu和Pt组成的组中的金属的金属硅化物。
文档编号H01L27/02GK1738060SQ20051009265
公开日2006年2月22日 申请日期2005年8月19日 优先权日2004年8月20日
发明者土屋义规, 古贺淳二 申请人:株式会社东芝