无凸块式芯片封装体的制作方法

文档序号:6863370阅读:145来源:国知局
专利名称:无凸块式芯片封装体的制作方法
技术领域
本实用新型是有关于一种无凸块式芯片封装体,且特别是有关于一种具有芯片接垫排列的无凸块式芯片封装体。
背景技术
随着电子技术的日新月异,为强化电子元件的高速处理化、多功能化、高积集化(integration)、小型轻量化及低价化等多方面的要求,于是芯片封装技术也跟着朝向微型化及高密度化发展。现有习知的球脚格状阵列(ball grid array,BGA)封装技术经常采用封装基板(package substrate)作为集成电路芯片(IC chip)的承载器(carrier),并利用覆晶接合(flipchip bonding)或打线接合技术(wire bonding)等电性连线技术,将芯片电性连接至封装基板的顶面,并将多颗焊球(solder ball)以面阵列(areaarray)方式配置于封装基板的底面。因此,芯片得以经由封装基板的内部线路及其底部的多个焊球,而电性连接至下一层级的电子装置,例如印刷电路板等。
然而,由于现有习知的BGA封装技术必须利用高布线密度(high layoutdensity)的封装基板,并搭配覆晶接合或打线接合等电性连接技术,因而造成讯号传输路径过长。因此,目前已经发展出一种无凸块式增层(bumpless build-up layer,BBUL)的芯片封装技术,其省略覆晶接合或打线接合的制程,而直接在芯片上制作一多层内连线结构(multi-layeredinterconnection structure),并以面阵列方式,在多层内连线结构上制作焊球或针脚等电性接点,用以电性连接至下一层级的电子装置。
请参阅图1A,是现有习知的一种无凸块式芯片封装体的剖面示意图。现有习知无凸块式芯片封装体100包括一芯片110、一内连线结构120、一板状元件130与多数个焊球140。芯片110配置于板状元件130上,板状元件130是作为底板或支撑层。请参阅图1B,是图1A的芯片与内连线结构的分解示意图。芯片110具有多数个点状接垫112,这些点状接垫112以面阵列方式排列并且配置于芯片110的一主动面(active surface)114上。此外,这些点状接垫112包括讯号接垫、接地接垫与电源接垫。
请参阅图1A,内连线结构120亦配置于板状元件130上,内连线结构120是以增层(build-up)的方式形成。内连线结构120具有一内部线路122与多数个接点接垫124,这些接点接垫124配置于内连线结构120的一接点面126上。必须说明的是,这些点状接垫112与这些接点接垫124两两之间是藉由内部线路122而互相作电性连接。
内连线结构120包括多数个介电层128,多数个导电孔道122a与多数个线路层122b。其中,这些导电孔道122a与多数个线路层122b构成内部线路122。这些导电孔道122a分别贯穿这些介电层128,且介电层128与这些线路层122b彼此交错配置。两个线路层122b之间是藉由至少一个导电孔道122a而彼此互相电性连接。此外,在这些接点接垫124上配置这些焊球140,用以电性连接至下一层级的电子装置(图1A未绘示)。
然而,芯片的主动面上的电源接垫以及接地接垫会随着芯片尺寸的缩小而大幅减少,如此并不利于大电源设计需求的芯片,例如中央处理器(CPU)。因此,现有习知的无凸块式芯片封装体的芯片的点状接垫的外型与排列方式有必要加以改进。

发明内容
有鉴于此,本实用新型的目的就是在提供一种具有芯片接垫排列的无凸块式芯片封装体,以增加电源或接地接垫的输出入截面积,进而提升无凸块式封装体的电气特性。
基于上述目的或其他目的,本实用新型提出一种无凸块式芯片封装体,包括至少一芯片与一内连线结构。芯片具有一芯片接垫排列,其配置于芯片的一主动面上,芯片接垫排列包括多数个点状接垫及至少一非点状接垫,而非点状接垫的面积大于等于两个点状接垫的面积之和。此外,芯片是镶嵌于内连线结构中,内连线结构具有一内部线路与多数个接点接垫,这些接点接垫是配置于内连线结构的一接点面上,这些点状接垫与非点状接垫所组成族群至少之一是藉由内部线路而与这些接点接垫至少之一相电性连接。
依照本实用新型的较佳实施例所述,上述的内连线结构例如包括多数个介电层、多数个导电孔道与多数个线路层。这些导电孔道分别贯穿这些介电层,其中这些导电孔道至少之一的一端与非点状接垫电性连接。这些线路层与这些介电层是交错配置,而这些线路层与这些导电孔道构成内部线路,且两个线路层之间是藉由这些导电孔道至少之一而电性连接。此外,与非点状接垫电性连接的导电孔道在平行于芯片的主动面的投影面上,其局部延伸路径可与其所电性连接的非点状接垫的延伸路径在投影面上的投影相重叠。
基于上述,本实用新型的无凸块式芯片封装体因为其芯片具有非点状接垫作为非讯号接垫,所以可以增加非讯号接垫(例如电源或接地接垫)的输出入截面积,以减少电流的密度,进而提升本实用新型的无凸块式芯片封装体的电气特性。
为让本实用新型的上述和其他目的、特征和优点能更明显易懂,下文特举多个实施例,并配合所附图式,作详细说明如下。


图1A绘示现有习知的一种无凸块式芯片封装体的剖面示意图。
图1B绘示图1A的芯片与内连线结构的分解示意图。
图2绘示本实用新型第一实施例的一种无凸块式芯片封装体的剖面示意图。
图3绘示图2的芯片与内连线结构的分解示意图。
图4绘示本实用新型第二实施例的一种无凸块式芯片封装体的剖面示意图。
100现有习知的无凸块式芯片封装体110、210芯片112、212a点状接垫114、214主动面 120、220内连线结构122、222内部线路122a、222a导电孔道122b、222b线路层124、224接点接垫126、226接点面 128、228介电层130、350板状元件140焊球200、300本实用新型的无凸块式芯片封装体212芯片接垫排列 212b非点状接垫230电性接点 340散热片352电极 354电极面356非电极面具体实施方式
请参阅图2,是本实用新型第一实施例的一种无凸块式芯片封装体的剖面示意图。本实施例的无凸块式芯片封装体200包括至少一芯片210与一内连线结构220。芯片210具有一芯片接垫排列212(见图3),其配置于芯片210的一主动面214上。请参阅图3,是图2的芯片与内连线结构的分解示意图。芯片接垫排列212包括多数个点状接垫212a及至少一非点状接垫212b,而非点状接垫212b的面积大于等于两个点状接垫212a的面积之和;换言之,一个非点状接垫212b为至少两个或两个以上相邻的点状接垫212a合并而成。
请参阅图2与图3,芯片210是镶嵌于内连线结构220中,内连线结构220是以增层的方式形成。内连线结构220具有一内部线路222与多数个接点接垫224,这些接点接垫224是配置于内连线结构220的一接点面226上。芯片210的这些点状接垫212a的至少其中之一是可藉由内部线路222而与这些接点接垫224的至少其中之一相电性连接,或者芯片210的非点状接垫212b亦可藉由内部线路222而与这些接点接垫224的至少其中之一相电性连接。
内连线结构220例如包括多数个介电层228、多数个导电孔道222a与多数个线路层222b。这些导电孔道222a分别贯穿这些介电层228,其中这些导电孔道222a至少之一的一端与非点状接垫212b电性连接。这些线路层222b与这些介电层228是交错配置,而这些线路层222b与这些导电孔道222a构成上述内部线路222,且两个线路层222b之间是藉由这些导电孔道222a至少之一而电性连接。
请参阅图3,与非点状接垫212b相电性连接的导电孔道222a在一平行于主动面214的投影面上,导电孔道222a的局部延伸路径可与其所电性连接的非点状接垫212b的延伸路径在该投影面上的投影相重叠。换言之,与非点状接垫212b相电性连接的导电孔道222a的外型可为槽状(slot)(图3仅示意地绘示一条)。
进言之,若以功能区分,这些点状接垫212a至少之一例如为讯号接垫,而非点状接垫212b例如为非讯号接垫(接地接垫、电源接垫或其他类型的非讯号接垫)。若以外型区分,非点状接垫212b例如为环状接垫、条状接垫或块状接垫等,如图3所示。必须说明的是,本实施例的芯片接垫排列212是用以举例,并非用以限定本实用新型,换言之,芯片接垫排列212可以因为点状接垫212a与非点状接垫212b的数量或位置的不同而具有不同的排列形式,或可以因为非点状接垫212b的外型不同而具有不同的排列形式,例如为上述多种非点状接垫212b外型的任意一种、任意两种、...或任意多种的搭配。
值得一提的是,请参阅图2,在未配置电性接点230至接点接垫224的情况下,这些接点接垫224可应用于垫格阵列(LGA)类型的讯号输出入介面。此外,在这些接垫224上亦可分别配置一电性接点230,而本实施例的这些电性接点230为导电球(conductive ball),以提供球格阵列(BGA)类型的讯号输出入介面。另外,这些电性接点230亦可是导电针脚(conductive pin),以提供针格阵列(PGA)类型的讯号输出入介面,但是并未以图面表示。再者,这些接点接垫224可属于同一图案化的导电层,因其制程是相同于这些线路层222b,所以这些接点接垫224所形成的导电层亦可视为这些线路层222b之一。
请参阅图4,是本实用新型第二实施例的一种无凸块式芯片封装体的剖面示意图。与上述实施例不同的是,本实施例的无凸块式芯片封装体300例如更包括一散热片(heat spreader)340与至少一板状元件350。板状元件350配置于芯片210与内连线结构220上,使得板状元件350在此可视为一搭载芯片210用的承载器(carrier),而散热片340则配置于板状元件350的远离芯片210的一非电极面356上,用以将芯片310所产生的高热迅速地传导至散热片340的表面。在此必须说明的是,在某些情形下,散热片340亦可直接配置于芯片210与内连线结构220上,而省略板状元件350的配置;或者在芯片210的运作温度较低下,亦可省略散热片340的配置。换言之,散热片340与板状元件350两者可依设计需求择一配置于芯片210与内连线结构220上,或依序将板状元件350与散热片340配置于芯片210与内连线结构220上。
板状元件350具有多数个电极352,其配置于板状元件350的一电极面354上。此外,芯片210的这些点状接垫212a的至少其中之一是可藉由内连线结构220的内部线路222而与这些电极352的至少其中之一相电性连接;或者芯片210的非点状接垫212b亦可藉由内连线结构220的内部线路222而与这些电极352的至少其中之一相电性连接。另外,这些电极352的至少其中之一是可藉由内部线路222而与内连线结构220的这些接点接垫224的至少其中之一相电性连接。
板状元件350例如为板状主动元件(panel-shaped active component)或板状被动元件(panel-shaped passive component),其中板状主动元件例如是板状晶体管元件,而板状被动元件例如是板状电容元件、板状电阻元件或板状电感元件等。值得一提的是,板状元件350更可同时具有主动元件部分与被动元件部分,而成为整合型的板状元件。此外,由于板状元件350可以半导体制程或陶瓷烧结制程来加以制作,所以板状元件350的材质可为硅或陶瓷。
综上所述,本实用新型的无凸块式芯片封装体因为其芯片具有非点状接垫作为非讯号接垫,所以可以增加电源或接地接垫的输出入截面积,以减少电流的密度,而提升本实用新型的无凸块式芯片封装体的电气特性。
虽然本实用新型已以多个实施例揭露如上,然其并非用以限定本实用新型,任何熟习此技艺者,在不脱离本实用新型的精神和范围内,当可作些许的更动与润饰,因此本实用新型的保护范围当视权利要求所界定为准。
权利要求1.一种无凸块式芯片封装体,其特征在于其包括至少一芯片,具有一芯片接垫排列,其配置于该芯片的一主动面上,该芯片接垫排列包括多数个点状接垫及至少一非点状接垫,而该非点状接垫的面积大于等于两个该些点状接垫的面积之和;以及一内连线结构,该芯片是镶嵌于该内连线结构中,该内连线结构具有一内部线路与多数个接点接垫,该些接点接垫是配置于该内连线结构的一接点面上,该些点状接垫与该非点状接垫所组成族群至少之一是藉由该内部线路而与该些接点接垫至少之一相电性连接。
2.根据权利要求1所述的无凸块式芯片封装体,其特征在于其中所述的内连线结构包括多数个介电层;多数个导电孔道,分别贯穿该些介电层,其特征在于其中所述的导电孔道至少之一的一端与该非点状接垫电性连接;以及多数个线路层,其与该些介电层是交错配置,而该些线路层与该些导电孔道构成该内部线路,且两该些线路层之间是藉由该些导电孔道至少之一而电性连接。
3.根据权利要求2所述的无凸块式芯片封装体,其中与该非点状接垫电性连接的该导电孔道在一平行于该主动面的投影面上,其局部延伸路径与其所电性连接的该非点状接垫的延伸路径在该投影面上的投影相重叠。
4.根据权利要求3所述的无凸块式芯片封装体,其特征在于其中所述的导电孔道是一导电槽。
5.根据权利要求1所述的无凸块式芯片封装体,其特征在于其中所述的点状接垫至少之一是讯号接垫。
6.根据权利要求1所述的无凸块式芯片封装体,其特征在于其中所述的非点状接垫是非讯号接垫。
7.根据权利要求1所述的无凸块式芯片封装体,其特征在于其中所述的非点状接垫是接地接垫。
8.根据权利要求1所述的无凸块式芯片封装体,其特征在于其中所述的非点状接垫是电源接垫。
9.根据权利要求1所述的无凸块式芯片封装体,其特征在于其中所述的非点状接垫是环状接垫、条状接垫或块状接垫。
10.根据权利要求1所述的无凸块式芯片封装体,更包括一散热片,配置于该芯片与该内连线结构上。
专利摘要本实用新型是有关于一种无凸块式芯片封装体,包括至少一芯片与一内连线结构。芯片具有一芯片接垫排列,其配置于芯片的一主动面上。芯片接垫排列包括多数个点状接垫及至少一非点状接垫,而非点状接垫的面积大于等于两个点状接垫的面积之和。此外,芯片是镶嵌于内连线结构中,内连线结构具有一内部线路与多数个接点接垫,这些接点接垫是配置于内连线结构的一接点面上,这些点状接垫与非点状接垫所组成族群至少之一是藉由内部线路而与这些接点接垫至少之一相电性连接。因此,非点状接垫增加电源或接地接垫的输出入截面积,进而提升无凸块式封装体的电气特性。
文档编号H01L23/48GK2831434SQ20052011440
公开日2006年10月25日 申请日期2005年7月26日 优先权日2005年7月26日
发明者许志行 申请人:威盛电子股份有限公司
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