专利名称：半导体器件和用于制造半导体器件的方法
技术领域：
本发明涉及半导体器件和制造该半导体器件的方法。
背景技术：
为了获得高性能CMIS器件，器件的微构图要提高。借助器件的微构图，当栅电极由多晶硅组成时，栅极氧化膜的厚度被减小，栅极氧化物膜厚度的减小在栅电极的开关中不利地耗尽栅电极。当栅极氧化物膜的厚度低于1nm时，栅电极的耗尽容量对栅极氧化物膜的容量百分比达到30％。
为了对付该问题，有人提议用在由金属组成的栅电极取代由多晶硅组成的栅电极的技术。例如，彻底硅化栅电极的FUSI(完全硅化栅极)技术是公知的(参看M.Kakumu等人，VLSI技术文摘(1984)，p.30)。
然而，公知当具有不同栅极长度或栅极宽度的栅电极在同一半导体衬底上形成时，所有栅电极不容易被硅化(参看J.Kedzierski等人，IEDM技术文摘(2003))。具有小栅极长度或小栅极宽度的栅电极可由于反薄线效应(reverse thin-line effect)容易地完全硅化。然而，与此相比，具有大栅极长度和大栅极宽度的栅电极易于被硅化。特别地，因为镍在栅电极和侧边之间的界面上具有大扩散系数，反薄线效应变得明显。当完全被硅化的栅电极和未完全硅化的栅电极被安置在同一芯片上时，半导体器件的操作将不利地波动。
具有不同栅极长度或栅极宽度的栅电极可通过重复使用栅电极的硅化步骤而完全硅化。然而，这样的方法使制造工艺繁重并加长了制造周期。作为结果，半导体的成本增加。
因此，通过完全硅化具有不同栅极长度或不同栅极宽度的栅电极而获得的半导体器件从而解决上述问题是有必要的。进一步，半导体器件制造方法完全硅化具有不同栅极长度或栅极宽度的栅电极。
发明内容
本发明一个方面的优点是提供通过完全硅化具有不同栅极长度或不同栅极宽度的栅电极而获得的半导体器件，从而解决上述问题，并提供半导体器件制造方法，其完全硅化不同栅极长度和栅极宽度的栅电极。
按照本发明实施例的半导体器件包括半导体衬底；在半导体衬底上形成的第一栅极绝缘膜；在半导体器件上形成的第二栅极绝缘膜；在第一栅极绝缘膜上形成并完全硅化的第一栅电极；在第二栅极绝缘膜上形成并完全硅化的第二栅电极，且第二栅极绝缘膜的栅极长度或栅极宽度大于第一栅电极的长度或宽度，且第二栅极绝缘膜的厚度小于第一栅电极绝缘膜的厚度。
按照本发明实施例的半导体器件包括半导体衬底，在半导体衬底上形成的第一栅极绝缘膜；在半导体器件上形成的第二栅极绝缘膜；在第一栅极绝缘膜上形成并完全硅化的第一栅电极；包括多个在第二栅极绝缘膜上形成的亚栅电极的第二栅电极，具有比第一栅电极的长度和宽度大的第二栅电极，其中多个亚栅电极被完全硅化。
按照本发明实施例的半导体器件包括半导体衬底；在半导体衬底上形成的第一栅极绝缘膜；在半导体衬底上形成的第二栅极绝缘膜；在第一栅极绝缘膜上形成并完全硅化的第一栅电极；提供于第二栅极绝缘膜上并完全硅化的第二栅电极，由第二栅电极占据的半导体衬底的区域大于第一栅电极相应的区域；和包括在第二栅电极内的颗粒。
按照本发明实施例制造半导体器件的方法包括制备具有第一表面区域和第二表面区域的半导体衬底；在第二表面区域上外延生长半导体区域；在第一表面区域上形成栅极绝缘膜并在半导体区域上形成第二栅极绝缘膜；在第一栅极绝缘膜上形成第一栅电极，并在第二栅极绝缘膜上形成第二栅电极；第二栅电极具有等于第一栅电极的高度并具有大于第一栅电极的宽度；在第一栅电极和第二栅电极上沉积金属膜；并完全硅化第一栅电极和第二栅电极。
按照本发明实施例制造半导体器件的方法，包括制备具有第一表面区域和第二表面区域的半导体衬底；刻蚀第一表面区域的半导体衬底；在第一栅极绝缘膜上形成第一栅电极，在第二栅极绝缘膜上形成第二栅电极；在第一栅极绝缘膜上形成第一栅电极，在第一栅极绝缘膜上形成第一栅电极，在第二栅极绝缘膜上形成第二栅电极，第二栅电极高度等于第一栅电极的高度，且宽度比第一栅电极的宽度大；用夹层绝缘膜覆盖源极和漏极扩散层或硅化电极，源极和漏极扩散层或硅化电极在第一栅电极的两侧和第二栅电极的两侧上形成；抛光夹层绝缘膜从而暴露第一栅电极的上表面和第二栅电极的上表面；在第一栅电极和第二栅电极上沉积金属膜；完全硅化第一栅电极和第二栅电极。
按照本发明实施例制造半导体器件的方法包括制备具有第一表面区域和第二表面区域的半导体衬底；在第一表面区域上形成第一栅极绝缘膜和在第二表面区域上形成第二栅极绝缘膜；在第一和第二栅极绝缘膜上沉积栅电极材料；刻蚀第一栅极绝缘膜上的栅电极材料从而形成第一栅电极并刻蚀第二栅极绝缘膜上的栅电极材料，从而形成第二栅电极，其包括多个安置在第二栅极绝缘膜上的亚栅电极，且其占据的区域比由半导体衬底上的第一栅电极占据的区域大；在第一栅电极和第二栅电极上沉积金属膜；和完全硅化第一栅电极和第二栅电极。
按照本发明实施例制造半导体器件的方法包括制备具有第一表面区域和第二表面区域的半导体衬底；在第一表面区域上形成第一栅极绝缘膜和在第二表面区域上形成第二栅极绝缘膜；在第一和第二栅极绝缘膜上沉积栅电极材料；向第二栅极绝缘膜上栅电极材料中注入氧；退火栅电极材料从而在第二栅极绝缘膜上的栅电极材料中形成颗粒；在第一栅极绝缘膜上形成第一栅电极，在第二栅极绝缘膜上形成第二栅电极，第二栅电极的宽度比第一栅电极的大；在第一栅电极上沉积金属膜；和完全硅化第一栅电极和第二栅电极。
图1是按照本发明第一实施例的半导体器件100的截面图；图2是按照第一实施例的半导体器件100的制造方法的截面图；图3是按照图2的截面图；图4是按照图3的截面图；图5是按照图4的截面图；图6是按照本发明第二实施例的半导体器件200的截面图；图7是按照第二实施例的半导体器件200的制造方法的截面图；图8是按照图7的截面图；图9是按照图8的截面图；图10是按照图9的截面图；图11是按照本发明第三实施例的半导体器件300的截面图；图12是按照第三实施例的半导体器件300的制造方法的截面图；图13是按照图12的截面图；图14是按照图13的截面图；图15是按照图14的截面图；图16是按照本发明第四实施例的半导体器件400的截面图；图17是按照第四实施例的半导体器件400的第二制造方法的截面图；图18是按照图17的截面图；图19是按照图18的截面图；图20是按照图19的截面图；
图21是按照本发明第五实施例的半导体器件500的截面图；图22是按照第五实施例的半导体器件500的制造方法的截面图；图23是按照图22的截面图；图24是按照图23的截面图；图25是按照图24的截面图；图26是按照本发明第六实施例的半导体器件600的截面图；图27是按照第六实施例的半导体器件600的制造方法的截面图；图28是按照图27的截面图；图29是按照图28的截面图；图30是按照图29的截面图；图31是按照本发明第七实施例的半导体器件700的截面图；图32是按照第七实施例的半导体器件700的制造方法的截面图；图33是按照图32的截面图；图34是按照本发明第八实施例的半导体器件800的截面图；图35是按照本发明第九实施例的半导体器件900的截面图；图36是按照本发明第十实施例的半导体器件1000的截面图；和图37是按照本发明第十一实施例的半导体器件1100的截面图。
具体实施例方式
按照本发明的实施例将在下面参考
。这些实施例不限制本发明。在下面的实施例中，组成p型半导体的构成元素可用构成n型半导体的元素取代，组成n型半导体的构成元素也可以用组成p型半导体的元素取代。
(第一实施例)图1是按照本发明第一实施例的半导体器件100的截面图。图1示出两个MIS晶体管101和102，其长度彼此不同。假定MIS晶体管101的栅极宽度和MIS晶体管102的栅极宽度彼此相等。MIS晶体管101和102可以是p型晶体管或n型晶体管。在第一实施例中，栅电极在厚度上被控制，从而完全硅化多个具有不同栅极长度的栅电极。
半导体器件100包括半导体衬底5，源极-漏极硅化层10，STI(浅沟槽绝缘)20，侧壁30，源极-漏极扩散层40，第一栅极绝缘膜51，第二栅极绝缘膜52，第一栅电极11，第二栅电极12。
STI 20执行MIS晶体管101和102之间的器件绝缘。第一栅极绝缘膜51和第二栅极绝缘膜52是在半导体衬底5的表面上形成的。第一栅电极11是在第一栅极绝缘膜51上形成的。第二栅电极12是在第二栅极绝缘膜52上形成的。
第二栅电极12的栅极长度比第一栅电极11的栅极长度长，且第二栅电极12的栅极宽度等于第一栅电极11的栅极宽度。因此，当从半导体衬底5的表面以上看时，第二栅电极12的表面区域大于第一栅电极11的表面区域。换句话说，由第二栅电极12占据的半导体衬底5的区域比由第一栅电极11占据的半导体衬底5的区域。第一栅电极11的厚度大于第二栅电极12的厚度。这是由于阻止了第一栅电极11的电阻比第二栅电极12的电阻显著高。
半导体衬底5是，如p型硅衬底。第一和第二栅极绝缘膜51和52的厚度优选为例如，2nm或更小。第一和第二栅极绝缘膜51和52可以是，例如硅氧化物膜。第一和第二栅极绝缘膜51和52可以是高介电常数的绝缘膜，其介电常数高于硅氧化物膜。第一和第二栅极绝缘膜51和52可由Si3N4，Al2O3，Ta2O3，TiO2，La2O5，CeO2，ZrO2，HfO2，SrTiO3，Pr2O3等等组成。第一和第二栅极绝缘膜51和52可以由如Zr硅酸盐或Hf硅酸盐材料组成，这些硅酸盐是通过混合硅氧化物中的金属离子而获得，或通过混合这些材料(如Zr硅酸盐或Hf硅酸盐)而获得的材料组成。第一和第二栅极绝缘膜51和52可以由材料如HfSiON组成，该材料是通过将氮混合到高介电常数绝缘膜而获得的。当氮被混合到高介电常数膜中后，栅极绝缘膜的热阻被提高。因此栅电极结构可容易地制造。
栅电极11和12由例如，镍硅化物组成。第一栅电极11的栅极长度约30nm，且第二栅电极12的栅极长度约100nm。第一栅电极11的厚度(高度)约为50nm，而第二栅电极12的厚度(高度)约为20nm。
有报告，当栅极程度为50nm或更小时出现反薄线效应。因此，第一栅电极程度短于或等于50nm，且第二栅电极的栅极长度比50nm长。
形成源极-漏极层40以夹住第一和第二栅电极11和12。源极-漏极层40由例如，高浓度n型半导体组成。镍硅化层10是在源极-漏极层40的上部形成的。镍硅化层10由镍硅化物组成并将源极-漏极层40连接到低电阻的源极-漏极电极(未示出)。
侧壁30是彼此邻近地分别在第一栅电极11和第二栅电极12的侧壁上形成的。侧壁30由例如，硅氧化物膜或硅氮化物膜组成的。
以该方式，按照实施例的半导体器件100的栅极长度彼此不同且包括多个完全硅化的栅电极。
图2和5是局部流程图，其示出按照第一实施例的半导体器件100的制造方法的流程。半导体器件100的制造方法将参考图2到图5说明。
如图2所示，制备具有第一表面区域R1和第二表面区域R2的半导体衬底5。在器件隔离区域中形成沟槽，且硅氧化物膜填充到该沟槽中。以该方式，形成STI 20。通过使用摄影术，第一表面区域R1被覆盖有硬掩膜材料72，其由例如，硅氮化物组成从而仅暴露第二表面区域R2。硅热氧化物膜和多晶硅膜是连续形成。此时，沉积的多晶硅膜的厚度约为20nm。随后，通过使用光刻技术和RIE(反应性离子刻蚀)方法，第二栅极绝缘膜52和第二栅电极62形成。此时，通过使用减细技术(slimming technique)微构图第二栅电极62，从而使第二栅电极62的栅极长度约为100nm。然后，通过使用，例如加热的磷酸等除去硬掩膜材料72。
如图3所示，通过使用摄影术，第二表面区域R2被覆盖有硬掩膜材料71，其由，如硅氮化物组成，从而仅暴露第一表面区域R1。随后，第一栅极绝缘膜51和第一栅电极61通过与第二栅极绝缘膜52和第二栅电极62相同的步骤形成。然而，当第一栅电极61形成时，沉积的多晶硅膜的厚度约为50nm。第一栅电极61的栅极程度被设定在约30nm。此时，第一和第二栅电极由多晶硅而非硅化物组成。因此，第一和第二栅电极的标识符被分别定义为61和62。然后，硬掩膜材料71用加热的磷酸除去。
如图4所示，侧壁30是分别在第一和第二栅电极61和62的侧壁上形成的。形成源极-漏极层40。为了形成源极-漏极层40，可使用离子注入或等离子体掺杂。随后，在整个半导体衬底5的表面上沉积镍。此时，镍膜的厚度约为12nm。
当第二栅电极62的栅极长度太长以至不能获得反薄线效应时，完全硅化第二栅电极62所要求的镍膜厚度约为第二栅电极62的多晶硅厚度的0.55倍。更特别地，镍膜厚度可以小于第二栅电极62的多晶硅厚度的一半。因此，在该实施例中，镍膜的厚度可以约为12nm。
灯退火在450℃下执行60秒。此时，如图5所示，第一栅电极61通过反薄线效应完全硅化。以该方式，形成完全硅化的第一和第二栅电极11和12。同时，可形成源极-漏极硅化层10。
在退火步骤中，镍在第一栅电极61和侧壁30之间界面上快速扩散。因此，第一栅电极61被完全硅化到其底部。该现象被称为“反薄线效应”。
在第一实施例中，在半导体衬底5上，具有不同栅极长度的多个栅电极可以相同的步骤完全硅化。
(第二实施例)图6是按照本发明第二实施例的半导体器件200的截面示意图。在第二实施例中，MIS晶体管102是在半导体衬底5上形成的半导体区域90上形成的。因此，第二栅电极12的底表面被设定在比第一栅电极11的底表面距半导体衬底5的表面7较高的水平。作为结果，第二栅电极12的上表面可设定在等于第一栅电极11的上表面的水平上，且第二栅电极12的厚度小于第一栅电极11的厚度。第二实施例中的其它组成可与第一实施例相同。
半导体区域90由，例如硅单晶组成。半导体区域90的厚度可等于第一栅电极11的厚度和第二栅电极12的厚度的差。例如，如果第一栅电极11的厚度和第二栅电极12的厚度分别为100nm和40nm，半导体区域90的厚度为60nm。
使第二栅电极12的上表面的水平和第一栅电极11的上表面的水平彼此相同，从而使得在半导体器件200的制造可以容易地执行CMP(化学机械抛光)。
图7到10是截面流程图，其示出按照第二实施例的半导体器件200的制造方法流程图。半导体器件200的制造方法将参考图7到图10描述。
通过使用光刻技术和用于硅单晶的选择性外延生长方法，如图7所示，半导体区域90是在半导体衬底5的第二表面区域R2中形成的。例如，半导体区域90的厚度约为60nm。
STI 20是以与第一实施例相同的方式形成的。硅热氧化膜51和52及多晶硅膜60是连续形成的。随后，多晶硅膜60的表面用CMP平面化。以该方式，可使第一和第二栅电极61和62的上表面水平彼此相同。
如图8所示，通过使用RIE方法和减细技术，形成第一栅电极61和第二栅电极62。第一栅电极61的栅极长度约为30nm。例如，第二栅电极62的栅极长度可约为100nm。第一栅电极11的厚度约为100nm。例如，第二栅电极12的厚度约为40nm。
如图9所示，侧壁30和源极-漏极扩散层40与第一实施例同样形成的。镍是在半导体衬底5的整个表面上形成的。此时，镍膜的厚度约为8nm。随后，源极-漏极硅化层10是用灯退火在源极-漏极层40的上部形成的。此时，第一和第二栅电极11，12的上部也被硅化。
在半导体衬底5的整个表面上沉积绝缘夹层92。绝缘夹层92由，例如BPSG组成。随后，用CMP平面化绝缘夹层92，从而暴露第一和第二栅电极的上表面。
镍膜80是在半导体衬底5的整个表面上沉积的。如上所述，因为第一和第二栅电极61和62的上部被硅化到一定程度，镍膜80的厚度可小于第一实施例中镍膜的厚度。因此，例如，镍膜的厚度约为20nm。随后，灯退火是在450℃下执行60秒。此时，如图10所示，第一栅电极61用反薄线效应完全硅化。第二栅电极62因为不够薄，所以被完全硅化。
在第二实施例中，可暴露第一和第二栅电极61和62的上表面，同时用绝缘夹层92覆盖源极-漏极层40。因此，源极-漏极硅化层10的硅化步骤和第一及第二栅电极11和12的硅化步骤可以不同步骤执行。
在第二实施例中，第二栅电极12的底表面位置是用半导体区域90提高的。以该方式，第一和第二栅电极11和12的上表面的水平彼此相等。可替换地，第一表面区域R1的半导体衬底5可刻蚀到第一栅电极11的底表面的较低位置。通过利用该方法，可使第一和第二栅电极11和12的上表面的水平彼此相同。
而且，这些方法彼此组合从而提高半导体区域90的第二栅电极12的底表面至第一栅电极11的较低位置水平。
(第三实施例)图11是按照本发明第三实施例的半导体器件300的截面图。在第三实施例中，第二栅电极12包括多个亚栅电极301和多个电极间绝缘膜302。多个亚栅电极301是平行地在第二栅极绝缘膜上形成的。电极间绝缘膜302是在邻近的亚栅电极301之间形成的。因此，亚栅电极301和电极间绝缘膜302是交替形成的，从而呈献出亚栅电极301和电极间绝缘膜302在上表面或部件上有条状。
例如，第一栅电极11的栅极长度是20nm。例如，第二栅电极12的栅极长度是120nm。例如，亚栅电极301的宽度是20nm。电极间绝缘膜302的宽度是5nm。在第三实施例中，安置5个亚栅电极301和4个电极间绝缘膜302安置在这些亚栅电极301之间。例如，第一栅电极11和第二栅电极12的高度是50nm。
第三实施例中的其它构型可以与第一实施例中的相同。
在第三实施例中，在第一和第二栅电极11和12中都出现反薄线效应。因此，即使第二栅电极12的厚度等于第一栅电极11的厚度，第一和第二栅电极11和12可完全硅化。
图12到15是截面流程图，其示出按照第三实施例的半导体器件300的制造方法的流程。半导体器件300的制造方法将参考图12到15描述。
如图12所示，STI 20是以与第一实施例中同样的方式形成的。硅热氧化物膜51和52和多晶硅膜60是连续形成的。此时，沉积的多晶硅膜厚度约为50nm。
如图13所示，第一栅电极61和亚栅电极351是用光刻技术和RIE方法形成的。此时，用减细技术微构图第一栅电极61和亚栅电极351，使它们的宽度约为20nm。邻近亚栅电极351之间的间隔为5nm。以该方式，在这些电极沟道长度的方向上第一栅电极61和亚栅电极351的长度彼此相等，因此，第一栅电极61和亚栅电极351可容易地被刻蚀。
绝缘材料31沉积在半导体衬底5的整个表面上。例如，绝缘材料31是硅氧化物膜。绝缘材料31是用RIE方法刻蚀的。此时，如图14所示，形成侧壁30，且电极间绝缘膜302是在亚栅电极351之间形成的。
源极-漏极层40是以与第一实施例相同的方式形成的。如图14所示，镍膜80沉积在半导体衬底5的整个表面上。镍膜80的厚度约为12nm。
随后，在450℃灯退火60秒。此时，如图15所示，第一栅电极61和多个亚栅电极351用反薄线效应完全硅化。以该方式，可获得完全硅化的第一栅电极11和亚栅电极301。
如上所述，在第三实施例中，第一和第二栅电极11和12用反薄线效应完全硅化。以该方式，第一和第二栅电极11和12可彼此完全相等。作为结果，第一和第二栅电极11和12可用共同的工艺形成。
多个亚栅电极301用衬垫等彼此连接。因为邻近的亚栅电极301的间隔非常小，即约5nm，在MIS晶体管102的操作中沟道是断开的。
(第四实施例)图16是按照本发明实施例的半导体器件400的截面图。在第四实施例中，第二栅电极12在邻近亚栅电极301之间的栅极绝缘膜上有硅化层401。例如，硅化层401由镍硅化物组成。例如，硅化层401的厚度是5nm。在第四实施例中的其它构型可与第三实施例中的相同。
在第四实施例中，硅化层401是一致地在第二栅极绝缘膜52附近形成的。以该方式，第二栅电极12功函数的可控制性得到改进。此外，第四实施例与第三实施例具有相同的效果。
按照第四实施例的第一种制造方法几乎与第三实施例的制造方法相同。在图12和13中，当多晶硅60膜被刻蚀时，多晶硅在第一栅电极61形成时仍然保留在亚栅电极351之间。在第三实施例中，多晶硅膜60被进一步刻蚀以便除去亚栅电极351之间的多晶硅。然而，在第四实施例中，刻蚀被阻挡，同时多晶硅仍保留在亚栅电极351之间。进一步，余下的多晶硅与亚栅电极351同时被硅化，从而使得能够获得硅化层401。
图17到20是截面流程图，其示出半导体器件400的第二制造方法的流程。半导体器件400的第二制造方法将在下面参考图17到20说明。
如图17所示，STI 20如第一实施例那样形成。硅热氧化物膜51和52被形成。第一薄膜区域被掩膜，且第二薄膜区域用光刻技术和RIE方法暴露。随后，硅化层401是用CVD沉积的且厚度约为5nm。多晶硅膜60是用CVD沉积的。此时，沉积的多晶硅膜的厚度约为50nm。然后，多晶硅膜60的薄膜可被平面化。
如图18所示，形成第一栅电极61和亚栅电极351。此时，第一栅电极61和亚栅电极351必须分别以不同步骤形成。这是因为第一栅电极61和亚栅电极351的刻蚀量彼此不同，因为第一栅电极61的厚度与亚栅电极351的厚度不同。
例如，通过使用光刻技术，第二表面区域R2被掩膜，第一表面区域R1被暴露。RIE是用第一栅极绝缘膜51作为刻蚀第一表面区域R1中多晶硅膜60的终点而执行的。以该方式，形成第一栅电极61。第一表面区域R1被掩膜，而第二表面区域R2用光刻技术暴露。然后，RIE用硅化层401作为刻蚀第二表面区域R2中多晶硅膜60的终点而执行。因此，形成亚栅电极351。
绝缘材料31是在半导体衬底5的整个表面上沉积的。例如，绝缘材料31是硅氧化物膜。绝缘材料31是用RIE方法刻蚀的。此时，如图19所示，形成侧壁30，且电极间绝缘膜302是在亚栅电极351之间形成的。
源极-漏极层40是如第一实施例中那样形成的。而且，镍膜80是在半导体衬底5的整个表面上沉积的。镍膜80的厚度约为12nm。
随后，在450℃下执行灯退火60秒。此时，如图20所示，第一栅电极61和多个亚栅电极351是用反薄线效应完全硅化。以该方式，可获得完全硅化的第一栅电极11和亚栅电极301。
以该方式，在第四实施例中，第一和第二栅电极11和12是用反薄线效应完全硅化的。而且，多个亚栅电极301是用硅化层401电连接的。
按照第二制造方法，第二栅电极12中的多个亚栅电极301能可靠地在第二栅极绝缘膜52上电连接。以该方式，第二栅电极12功函数的可控制性得到改进。
(第五实施例)图21是本发明按照第五实施例的半导体器件500的截面图。在第五实施例中，第二栅电极12具有两层结构，第一栅电极11的底表面位置是用半导体区域502提升的。
在叠栅电极12的底部中，硅化层501是在第二栅极绝缘膜52上形成的。亚栅电极301和电极间绝缘膜302是在第二栅电极12的上部形成的。因为亚栅电极301是在硅化层501上形成的，为了使亚栅电极301的上表面水平和第一栅电极11的相等，半导体区域502是在第一表面区域R1的半导体衬底5上形成的。
半导体区域502的厚度几乎等于硅化层501的厚度。因此，第一栅电极11的厚度可等于亚栅电极301的厚度。作为结果，第一栅电极11和亚栅电极301可以相同的工艺同时形成。
第五实施例中其它构型可如第四实施例中的相同。第五实施例具有与第四实施例相同的效果。
图22到25是截面流程图，其示出半导体器件500的制造方法的流程。半导体器件500的制造方法将参考图22到图25说明如下。
如图22所述，通过使用光刻技术和RIE方法，第一表面区域被掩膜而第二表面区域被暴露。随后，硅化层401用CVD沉积到约5nm的厚度。STI 20是以与第一实施例中相同的方式形成的。硅热氧化膜51和52及多晶硅膜60是连续形成的。如果多晶硅膜60的表面不是平整的，多晶硅膜60的表面用CMP平面化。
如图23所述，通过使用光刻技术和RIE方法，形成第一栅电极61和亚栅电极351。此时，当第一栅极绝缘膜51被暴露，且多晶硅仍保留在第二栅极绝缘膜52上时停止刻蚀。以该方式，多晶硅层63可保留在第二栅极绝缘膜52上。按照该实施例的方法，距离半导体衬底5的表面相同水平的第一栅电极61和亚栅电极351可同时形成。
绝缘材料31是在半导体衬底5的整个表面上沉积的。例如，绝缘材料31是硅氧化物膜。绝缘材料31是余年国RIE方法刻蚀的。此时，如图24所述，形成侧壁30，且电极间绝缘膜302是在亚栅电极351之间形成的。
源极-漏极层40是以与第一实施例中相同的方式形成的。而且，镍膜80是在半导体衬底5的整个表面上沉积的。
随后，灯退火在450℃执行60秒。此时，如图25所示，第一栅电极61，多个亚栅电极351和多晶硅层63是用反薄线效应完全硅化的。以该方式可获得完全硅化的第一栅电极11，亚栅电极301，和硅化层401。
在第五实施例中，第一栅电极61和亚栅电极351可同时形成，且第二栅电极12中的多个亚栅电极301能在第二栅极绝缘膜52上可靠地电连接。以该方式，第二栅电极12的功函数的可控性得到提高。
(第六实施例)图26是按照本发明第六实施例的半导体器件600的截面图。在该实施例中，绝缘部件601被安置在第二栅电极12上。第二栅电极12的厚度(高度)可等于第一栅电极11的厚度(高度)。例如，第一和第二栅电极11和12的厚度分别为50nm。第六实施例中其它构型可与第一实施例的相同。
如果第二栅电极12的栅极长度为100nm，当第二栅电极12的厚度为50那么时，绝缘部件601的直径为5nm至10nm。例如，绝缘颗粒601由硅氧化物组成。
绝缘颗粒601安置在第二栅电极12中，从而减小第二栅电极12的实际体积。因此，反薄线效应在第二栅电极12中被促进。作为结果，第一和第二栅电极11和12可同时被硅化。而且，第二栅电极12的厚度等于第一栅电极11的厚度并相对大，因此抗栅极和源极/漏极之间短路的现象的能力更高。
图27到30是截面流程图，其示出半导体器件600的制造方法的流程。半导体器件600的制造方法将参考图27到30说明如下。
如图27所示，STI 20是如第一实施例中那样形成的。硅热氧化膜51和52及多晶硅膜60是连续形成的。随后，第一表面区域R1通过光刻技术而覆盖有光刻胶120，从而仅暴露第二表面区域R2。氧被离子注入到第二表面区域R2的多晶硅膜60中。此时，氧的注入能量必须相对降低从而防止第二栅极绝缘膜52被损伤。控制氧离子加速电压从而将氧离子均匀地注入到第二栅极绝缘膜52中。热处理是在约1000℃执行从而在第二表面区域R2的多晶硅膜60中均匀地形成绝缘颗粒601。
在光刻胶120被除去后，用RIE方法刻蚀多晶硅膜60。以该方式，如图28所示，第一栅电极61和第二栅电极62被同时形成。
如图29所示，侧壁30和源极-漏极层40是以与第一实施例中相同的方式形成的。而且，镍膜80是在半导体衬底5的整个表面上沉积的。镍膜80的厚度约为12nm。随后，在450℃执行灯退火60秒。因为第二栅电极62包括绝缘颗粒601，第二栅电极62的实际体积减小。以该方式，如图30所示，不仅第一栅电极61，而且第二栅电极62用反薄线效应几乎完全硅化。作为结果，可获得完全硅化的第一和第二栅电极11和12。
(第七实施例)图31是按照本发明第七实施例半导体器件700的截面图。第七实施例与第二实施例不同，因为取代绝缘颗粒601，在第二栅电极12中形成空腔701。第七实施例的其它构型与第六实施例的相同。
第二栅电极12的密度几乎是第一栅电极11的密度的一半，因为第二栅电极12包括空腔701。第一栅电极11的密度等于块状镍硅化物密度，例如4.55×1020cm-3。
图32和33是截面流程图，其示出半导体器件700制造方法的流程。半导体器件700的制造方法将参考图32和33描述如下。
如图32所示，STI 20是如第一实施例那样形成。硅热氧化膜51和52及多晶硅膜60是连续形成。随后，第一表面区域R1用光刻技术覆盖光刻胶120从而仅暴露第二表面区域R2。执行多孔硅化工艺直到多晶硅膜60。例如，多晶硅膜60浸在氟化氢和过氧化氢混合物中。以该方式，在晶粒边界中刻蚀多晶硅膜60从而在多晶硅膜60中形成空腔702。也就是，第二表面区域R2中的多晶硅膜60形成为多孔。第二表面区域R2中多晶硅膜60的密度几乎为第一表面区域R1的多晶硅膜60密度的一半。
在光刻胶120被除去后，多晶硅膜60是用RIE方法刻蚀的。以该方式，如图33所示，第一栅电极61和第二栅电极62是同时形成的。
然而，如第六实施例中一样，形成侧壁30和源极-漏极层40。而且，镍膜80沉积在半导体衬底5的整个表面上，从而执行灯退火。因为第二栅电极62包括空腔701，第二栅电极62的实际体积减小。因此，不仅第一栅电极61，而且第二栅电极62是用反薄线效应同时完全硅化的。作为结果，如图31所示，可获得完全硅化的第一和第二栅电极11和12。
一般地，当多晶硅被硅化，多晶硅扩展。因此，第二栅电极12中的空腔701在硅化后比未硅化的第二栅电极62中的空腔701小。第七实施例具有与第六实施例相同的效果。
(第八实施例)图34是按照本发明第八实施例的半导体器件800的截面图。第八实施例与第一实施例不同，因为金属源极/漏极层45也用作源极/漏极扩散层。因此，半导体器件800没有源极-漏极层40。第八实施例中其它构型可以与第一实施例中的相同。
在第八实施例中，第一实施例应用到n型Schottky MIS晶体管。在n型Schottky MIS晶体管中，金属源极/漏极层45由稀土金属组成，通常为铒(Er)或含这样金属的硅化物组成。这是因为稀土金属(通常为铒)对电子具有高Schottky势垒。以该方式，源极-漏极电阻减小。
在p型Schottky MIS晶体管中，金属源极/漏极层45由，例如贵金属组成，通常为铂(Pt)或含这样金属的硅化物。这是因为贵金属硅化物对空穴具有低Schottky势垒。
第一和第二栅电极11和12由含与金属源极/漏极层45相同的稀土金属硅化物组成。以该方式，第一和第二栅电极11和12的功函数与n型多晶硅的功函数几乎相等，目前n型多晶硅常用作栅电极。作为结果，电流电路设计不必大改动。
(第九实施例)图35是按照本发明第九实施例的半导体衬底900的截面图。第九实施例与第八实施例不同，因为高浓度层47是围绕金属源极/漏极层45形成的。高浓度层47的杂质浓度比在半导体衬底900或半导体衬底5上形成的阱扩散层中高。高浓度层47厚度比金属源极/漏极层45小。高浓度层47含，例如磷(P)，砷(As)，或硼(B)作为杂质。作为该实施例的一种方式，高浓度层47杂质浓度有必要为约1020cm-3或更高，且厚度为约10nm或更小。可替换地，高浓度层47的杂质浓度可以是约1020cm-3或更高，且侧壁30的厚度可约为10nm或更小。第九实施例中其它构型与第八实施例中的相同。然而，如金属源极/漏极层45那样，中带金属如钴硅化物或镍硅化物也可使用。这是因为高浓度层47是围绕金属源极/漏极层45安置的，从而降低源极/漏极层和半导体衬底5之间的Schottky势垒。
为了形成金属源极/漏极层45，事先用离子注入等浅注入杂质，并溅射金属，然后硅化。以该方式，在硅化过程中，出现在金属源极/漏极层45部分中的杂质围绕金属源极/漏极层45分凝。例如，杂质的分凝可形成高浓度层47。
第八和第九实施例可应用到第一到第七实施例中的任何一个。
上面的实施例可用SOI或通常为FiNFET的三维器件应用到完全耗尽型的晶体管。特别地，在三维器件，如FiNFET中，因为栅电极结构进一步复杂化，这些实施例是有效的。
(第十实施例)图36是按照本发明第十实施例的半导体器件1000的截面图。在第十实施例中，第一栅电极11由Ni2Si组成。第二栅电极12的厚度(高度)等于第一栅电极11的厚度。例如，第二栅电极12的厚度为50nm。第十实施中的其它构型可以与第一实施例中的相同。
当具有大栅极长度的第二栅电极12被完全硅化时，具有小栅极长度的第一栅电极11用反薄线效应改为Ni2Si。
功函数随镍含量增加而增加。因此，在硅化步骤中，控制镍膜的厚度从而使得能够控制功函数。例如，具有50nm厚或更厚的镍膜80沉积在第一和第二栅电极61和62上，每个栅电极都具有50nm厚。镍膜80的厚度优选等于或大于第一和第二栅电极61和62的厚度(高度)。这是由于第二栅电极62可改变为NiSi2，且第一栅电极61改变为NiSi或Ni2Si。
(第十一实施例)
图37是按照本发明第十一实施例的半导体器件1100的截面图。在第十一实施例中，第一栅电极11具有两层结构，其由Ni2Si层15和Ni(SiGe)层16构成。第二栅电极12的厚度(高度)等于第一栅电极11的厚度(高度)。例如，第二栅电极12的厚度是50nm。第十一实施例中其它构型可以与第一实施例中的相同。
在第十一实施例中，锗仅加到第一栅电极11中。锗可用多晶SiGe取代多晶硅层31添加，或用锗离子注入到多晶硅层。
按照第十一实施例，在硅化物形成步骤中，锗向第一栅电极11中第一栅极绝缘膜51浓缩。因此，Ni(SiGe)层16是在第一栅极绝缘膜51上形成的。因此，可抑制反薄线效应。
而且，如果第一栅极绝缘膜51附近的Ni(SiGe)层16中锗含量为60％或更高，功函数从NiSi(4.7ev)连续改变到NiGe(5.2ev)。因此栅电极的功函数可通过控制锗含量而控制。
在上面的实施例中，虽然硅用在沟道区域，但可使用载流子迁移率比硅高的材料如SiGe，Ge或应变Si。
额外的优点和改进将易于为本领域的技术人员所想到。因此，本发明的广义方面不局限于特定细节，和所示和描述的代表实施例。因此，不同修改可不偏离本发明所附权利要求和它们等价物限定的发明性概念的精神或范畴做出。
权利要求
1.一种半导体器件，其包括半导体衬底；在该半导体衬底上形成的第一栅极绝缘膜；在所述半导体器件上形成的第二栅极绝缘膜；在第一栅极绝缘膜上形成并完全硅化的第一栅电极；和第二栅电极，其在第二栅电极上上形成并完全硅化，第二栅极绝缘膜的栅极长度或栅极宽度比第一栅电极的大，而所述第二栅极绝缘膜的厚度比所述第一栅电极的厚度小。
2.如权利要求1所述的半导体器件，其中所述第二栅电极的底表面安置在比所述第一栅电极的底表面距所述半导体衬底表面高的水平。
3.如权利要求2所述的半导体器件，其中所述第二栅电极的上表面被安置在与所述第一栅电极的上表面距离所述半导体衬底表面相同的水平上。
4.如权利要求1所述的半导体器件，其中所述第二栅电极的底表面到上表面的厚度小于从所述第一栅电极的底表面到上表面厚度的一半。
5.如权利要求1所述的半导体器件，其中所述第一栅电极的栅极长度或栅极宽度小于50nm，所述第二栅电极的栅极长度或栅极宽度超过50nm。
6.如权利要求2所述的半导体器件，其进一步包括用作源极层或漏极层的金属层。
7.如权利要求6所述的半导体器件，其进一步包括围绕所述金属层提供的高浓度层，其杂质浓度高于在半导体衬底上形成的阱扩散层的杂质浓度或半导体衬底的杂质浓度。
8.一种半导体器件，其包括半导体衬底；在所述半导体衬底上形成的第一栅极绝缘膜；在所述第二半导体器件上形成第二栅极绝缘膜；在所述第一栅极绝缘膜上形成并完全硅化的第一栅电极；和第二栅电极，其包括多个在所述第二栅极绝缘膜上形成的亚栅电极，该第二栅电极的栅极长度或栅极宽度大于所述第一栅电极的栅极长度或宽度，其中所述多个亚栅电极被完全硅化。
9.如权利要求8所述的半导体器件，其中所述第一栅电极的底表面到上表面的厚度与从所述亚栅电极的底表面到上表面厚度相同。
10.如权利要求8所述的半导体器件，其中所述第一栅电极的栅极长度或栅极宽度与亚栅极的栅极长度或栅极宽度相同。
11.如权利要求8所述的半导体器件，其中所述第二栅电极包括硅化层，其提供于邻近的亚栅电极之间的所述第二栅极绝缘膜上。
12.一种半导体器件，其包括半导体衬底；在所述半导体衬底上形成的第一栅极绝缘膜；在所述半导体器件上形成的第二栅极绝缘膜；在所述第一栅极绝缘膜上形成并完全硅化的第一栅电极；在所述第二栅极绝缘膜上提供并完全硅化的第二栅电极，由所述第二栅电极占据的半导体衬底的区域大于所述第一栅电极占据的半导体衬底的区域；和包括在所述第二栅电极中的颗粒。
13.如权利要求12所述的半导体器件，其中所述颗粒由绝缘材料或空腔形成。
14.如权利要求12所述的半导体器件，其中所述第二栅电极中所述硅化物的体积等于所述第一栅电极中硅化物的体积。
15.如权利要求12所述的半导体器件，其中所述第一栅电极由Ni2Si形成，所述第二栅电极由NiSi形成。
16.如权利要求12所述的半导体器件，其中所述第一栅电极具有由Ni2Si层和Ni(SiGe)层构成的两层结构，所述第二栅电极由NiSi形成。
17.一种制造半导体器件的方法，其包括制备具有第一表面区域和第二表面区域的半导体衬底；在所述第二表面区域外延生长半导体区域；在所述第一表面区域上形成第一栅极绝缘膜，并在所述半导体区域形成第二栅极绝缘膜；在所述第一绝缘膜上形成第一栅电极，并在所述第二栅极绝缘膜上形成第二栅电极，所述第二栅电极的高度等于第一栅电极的高度，且宽度大于第一栅电极的宽度；在所述第一栅电极和第二栅电极上沉积金属膜；和完全硅化所述第一栅电极和第二栅电极。
18.一种制造半导体器件的方法，其包括制备具有第一表面区域和第二表面区域的半导体衬底；刻蚀所述第一表面区域的半导体衬底；在所述第一栅极绝缘膜上形成第一栅电极，并在所述第二栅极绝缘膜上形成第二栅电极；在所述第一栅极绝缘膜上形成第一栅电极，并在所述第二栅极绝缘膜上形成第二栅电极，所述第二栅电极高度等于所述第一栅电极的高度，且宽度大于第一栅电极的宽度；用夹层绝缘膜覆盖源极和漏极扩散层或硅化电极，所述源极和漏极扩散层或硅化电极安置在所述第一栅电极的两侧和第二栅电极的两侧；抛光夹层绝缘膜，从而暴露所述第一栅电极的上表面和所述第二栅电极的上表面；在所述第一栅电极和第二栅电极上沉积金属膜；和完全硅化所述第一栅电极和第二栅电极。
19.一种制造半导体衬底的方法，其包括制备具有第一表面区域和第二表面区域的半导体衬底；在所述第一表面区域上形成第一栅极绝缘膜，并在所述第二表面区域上形成第二栅极绝缘膜；在第一和第二栅极绝缘膜上沉积栅电极材料；刻蚀所述第一栅极绝缘膜上的栅电极材料，从而形成第一栅电极，并刻蚀所述第二栅极绝缘膜上的栅电极材料，从而形成第二栅电极，该第二栅电极包括多个安置在所述第二栅极绝缘膜上的亚栅电极，其在半导体衬底上占据的区域比所述第一栅电极占据的区域大；在所述第一栅电极上沉积金属膜和第二栅电极；和完全硅化所述第一栅电极和第二栅电极。
20.一种制造半导体器件的方法，包括制备具有第一表面区域和第二表面区域的半导体衬底；在所述第一表面区域形成第一栅极绝缘膜，并在第二表面区域上形成第二栅极绝缘膜；在所述第一和第二栅极绝缘膜上沉积栅电极；将氧注入到所述第二栅极绝缘膜上的栅电极材料；退火所述栅电极材料从而在所述第二栅极绝缘膜上的栅电极材料中形成颗粒；在所述第一栅极绝缘膜上形成第一栅电极，并在第二栅极绝缘膜上形成第二栅电极，所述第二栅电极的宽度大于所述第一栅电极的宽度；在所述第一栅电极和第二栅电极上沉积金属膜；和完全硅化所述第一栅电极和第二栅电极。
全文摘要
一种半导体器件，其包括半导体衬底；在该半导体衬底上形成的第一栅极绝缘膜；在该半导体器件上形成的第二栅极绝缘膜；在该第一栅极绝缘膜上形成并完全硅化的第一栅电极；和在第二栅电极上形成并完全硅化的第二栅电极，第二栅极绝缘膜的栅极长度和栅极宽度大于第一栅电极的长度和宽度，且第二栅极绝缘膜的厚度小于第二栅电极的厚度。
文档编号H01L21/8234GK1819200SQ20061000664
公开日2006年8月16日 申请日期2006年1月27日 优先权日2005年1月27日
发明者木下敦宽, 土屋义规, 古贺淳二 申请人:株式会社东芝