专利名称：分离栅极快闪元件与其制造方法
技术领域：
本发明是关于一种半导体存储元件的制造方法，特别关于分离栅极快闪元件的制造方法与结构。
背景技术：
分离栅极快闪存储元件，基本上为具有可变操作电压的金属氧化物半导体晶体管。该操作电压随着储存于浮动栅极结构中电荷的多少而改变。该浮动栅极结构置于该元件沟道区域的第一部分上。控制栅极结构置于该元件沟道区域的第二部分上。以浮动栅极电荷所调控的控制栅极电压，可直接控制元件沟道区域的第二部分，并间接控制元件沟道区域的第一部分。该控制栅极与浮动栅极非常接近，所以两者间将产生电容耦合。
这些年来快闪存储器有明显进步，比如元件尺寸大幅缩小，而随着元件尺寸缩小产生许多问题。其中一问题为蚀刻浮动栅极多晶硅时，元件的主动区域形成沟槽。该问题将以下述图例与叙述解释。图1至图10显示目前制造分离栅极快闪元件的流程示意图。图1显示分离栅极快闪元件的俯视图，一般的快闪存储器包含许多以二维阵列排列的存储单元，以将阵列上特定存储单元定地址、读与写。
图1所示的半导体基板10分成两种区域主动区域12与隔离区域20。主动区域(OD)12组成为半导体，而隔离区域(STI)20组成包括任一可使主动区域绝缘的介电材料或结构，比如已知的浅沟槽绝缘(STI)。STI区域20与主动(OD)区域12平行排列，其中主动区域12位于第一遮罩层50氮化硅(SiN)底下。以下将配合“2”，“9”这两条剖线所形成的剖面图进行说明，其中“2”为与STI 20，SiN50延伸方向垂直的剖线，“9”与STI 20，SiN 50延伸方向平行的剖线。
图2为沿“2”剖线所形成的剖视图，显示置于基板10上的多层结构。基板10上的介电层30为浮动栅极介电层，可包括任何具有合适介电常数与击穿电容的介电材料。
接着将导电层40形成于介电层30上，导电层是导电材料，比如金属，半导体或两者组合。将第一遮罩层50沉积于导电层40上，再将光致抗蚀剂层(未显示)沉积于遮罩层50上，以已知微影技术图案化光致抗蚀剂层可形成开口图案，可用来保护稍后形成的主动元件上所有区域。接着根据光致抗蚀剂层的开口图案，蚀刻该遮罩层50、导电层40、介电层30与基板10，以形成基板10的隔离沟槽。接着以熟知方法如高密度等离子化学气相沉积将STI氧化物材料填满该沟槽，再以化学机械研磨制程平坦化(但也可用其他的平坦化制程)。如图2所示，基板10被许多隔离(STI)区域20隔开，每一隔离区域将基板上的主动单元隔开。
图3为沿“2”剖线所形成的剖视图，是将图2的第一遮罩层以已知蚀刻制程移除后，沉积第二遮罩层60。第二遮罩层60与下层材料如导电层40具有蚀刻选择性。第二遮罩层60可包含化学气相沉积的氮化硅。
图4为沿“9”剖线所形成的剖视图，其显示形成于基板10上的图案化光致抗蚀剂70、第二遮罩层60、导电层40与介电层30。如图5所示，以已知微影技术蚀刻第二遮罩层60与部分导电层40后，再以已知灰化制程移除图案化光致抗蚀剂70。如图6所示，将氧化物材料80如四乙氧基硅烷(以下简称TEOS)沉积于第二遮罩层60与导电层40上以作为之后的侧壁间隔物。如图7所示，将TEOS间隔物80回蚀刻后便形成第二遮罩层60的侧壁间隔物90，此回蚀刻步骤以非等向性干蚀刻较佳。图8为沿“2”剖线所形成的剖视图，是将图3的TEOS间隔物80回蚀刻并形成侧壁间隔物后(图7)，露出主动区域(OD)12的角落的结果。
图9为沿“9”剖线所形成的剖视图，是将图7的导电层40蚀刻与介电层30部分蚀刻后的结果。导电层40被蚀刻的部分为第二遮罩层60与间隔物90露出的部分。该已知技术的问题在于蚀刻浮动栅极多晶硅/导电层时，主动区域将出现不想要的沟槽。图10为沿“2”剖线所形成的剖面图，其显示将图8的导电层40蚀刻后，于基板产生不想要的沟槽100。如图8所示，于蚀刻浮动栅极间隔物TEOS后，STI 20会陷入基底并露出主动区域(OD)12的角落。蚀刻导电层40后，未遮蔽的主动区域12将产生沟槽100，进而影响分离栅极快闪元件的产率与性能。
因此业界亟需解决上述问题的元件与其制造方法。
发明内容
为解决现有技术中的上述问题，本发明是有关形成分离栅极快闪元件的方法，包括将介电层形成于半导体基板上，将导电层形成于该介电层上，将遮罩层沉积于该导电层上，将光致抗蚀剂层形成于该遮罩层上，最后图案化并蚀刻该光致抗蚀剂层以形成开口图案；并根据该光致抗蚀剂层的开口图案蚀刻该遮罩层与该导电层；蚀刻该导电层，于该导电层与该介电层交界的外表面区域形成底切；蚀刻该介电层，于该导电层与该介电层交界的外表面区域形成凹陷，接着蚀刻部分该基板以形成沟槽；将隔离层填充于该沟槽与该遮罩层上；蚀刻移除该遮罩层、部分该导电层与部分该隔离层后，并保留部分隔离层于凹陷上。
本发明所述的分离栅极快闪元件的制造方法，更包括移除该光致抗蚀剂层。
本发明所述的分离栅极快闪元件的制造方法，更包括移除残余的该导电层。
本发明所述的分离栅极快闪元件的制造方法，该介电层包括氧化物。
本发明所述的分离栅极快闪元件的制造方法，该导电层包括多晶硅。
本发明所述的分离栅极快闪元件的制造方法，该遮罩层包括氮化硅。
本发明更提供一种分离栅极快闪元件，具有主动区域与隔离区域，包括多个沟槽，形成于一半导体基板内，该些沟槽填有隔离层；图案化导电层，形成于该基板上的图案化介电层上；多个凹陷，形成于该导电层与该介电层交界的外表面区域，该些凹陷上设有隔离层。
本发明所述的分离栅极快闪元件，该图案化介电层包括氧化物。
本发明所述的分离栅极快闪元件，该图案化导电层包括多晶硅。
本发明所述分离栅极快闪元件与其制造方法，可保护主动区域的角落，避免了于分离栅极快闪元件的主动区域形成不想要的沟槽。
图1是分离栅极快闪元件的俯视图。
图2为沿“2”剖线所形成的剖视图，该分离栅极快闪元件具有图案化的第一遮罩层，图案化的导电层与图案化的介电层，依序形成于半导体基板与隔离区域上。
图3为沿“2”剖线所形成的剖视图，是将图2的第一遮罩层移除后沉积第二遮罩层的结果。
图4为沿“9”剖线所形成的剖视图，该分离栅极快闪元件具有图案化的光致抗蚀剂层、第二遮罩层、导电层与介电层，依序形成于基板上。
图5为沿“9”剖线所形成的剖视图，是将图4的第二遮罩层蚀刻后再将图案化光致抗蚀剂层移除的结果。
图6为沿“9”剖线所形成的剖视图，是将TEOS间隔物沉积于图5结构的结果。
图7为沿“9”剖线所形成的剖视图，是将图6的TEOS间隔物部分蚀刻以形成侧壁间隔物。
图8为沿“2”剖线所形成的剖视图，是将图3的TEOS间隔物部分蚀刻以形成侧壁间隔物。
图9为沿“9”剖线所形成的剖视图，是将图7的导电层蚀刻后的结果。
图10为沿“2”剖线所形成的剖面图，是将图8的导电层40蚀刻后，于基板产生不想要的沟槽100的结果。
图11为本发明实施例中延“2”剖线所形成的剖视图，是形成沟槽前的分离栅极快闪元件。
图12为本发明实施例的剖面图，是将图11的图案化光致抗蚀剂层75移除并蚀刻导电层40后形成底切110的结果。
图13为本发明实施例的剖面图，是将图12的部分介电层蚀刻，使导电层与介电层交界的外表面区域具有一凹陷。
图14为本发明实施例的剖面图，是以图13的遮罩层图案定义沟槽。
图15为本发明实施例的剖面图，是将图14的沟槽与遮罩层上沉积一隔离层。
图16为本发明实施例的剖面图，是将图15结构的浮动栅极间隔物TEOS蚀刻与隔离层平坦化后，再将遮罩层与部分导电层移除的结果。
图17为本发明实施例的剖面图，是将图16结构的浮动栅极多晶硅/导电层蚀刻后，再移除部分导电层的结果。
具体实施例方式
本发明中某些下述实例将不会叙述熟知的结构与制程，以避免不必要的混淆。本发明的较佳实施例将配合附图详述如下。
图11为本发明实施例中沿“2”剖线所形成的剖视图，是形成沟槽前的分离栅极快闪元件。基板10包括任一合适的半导体材料或组合材料，如单晶硅或绝缘层上硅(SOI)。基板10上的介电层30为浮动栅极介电层，可包括任何具有合适介电常数与击穿电容的介电材料，以氧化物材料较佳，或热成长于基板10上的氧化硅更佳，其厚度约介于40埃至150埃之间。
之后将导电层40形成于介电层30上，导电层可包括导电材料如金属、半导体或两者的组合。导电层40以沉积于介电层30上的多晶硅较佳，可掺杂或非掺杂其他元素。以化学气相沉积法形成的多晶硅层40更佳，厚度约介于300埃至1500埃之间。
接着在导电层40上沉积遮罩层50，此遮罩层于STI的氧化物沉积制程可保护主动区域12，并可作为化学机械研磨的停止层。遮罩层50与导电层40最好具有蚀刻选择性。第一遮罩层以化学气相沉积的氮化硅较佳，厚度约介于500埃至2000埃之间。
以已知微影技术将沉积于遮罩层50上的光致抗蚀剂层75图案化所形成的开口图案，可用来保护稍后形成的主动元件上所有区域。之后根据开口图案干蚀刻导电层40与遮罩层50。
图12为本发明实施例的剖面图，是将图11的图案化光致抗蚀剂层75移除并蚀刻导电层40后形成底切110的结果。可用氧等离子灰化并移除图案化光致抗蚀剂。将导电层40干蚀刻后，导电层40与介电层30交界的外表面区域具有底切110。在一实施例中，该底切110可为氯气的氯离子散射的结果，其蚀刻条件例如流量约介于100～200sccm，温度约介于35℃至95℃，压力约介于10至50毫托，时间约介于5至30秒。
图13为本发明实施例的剖面图，是将图12的部分介电层30蚀刻，使导电层与介电层交界的外表面区域具有凹陷115。可用熟知的干或湿蚀刻化学制程移除一部分介电层30。在一实施例中，蚀刻气体可为四氟化碳，压力约介于5至30毫托，温度约介于35至95℃，时间约介于5至30秒。
接着蚀刻基板10以形成沟槽。图14为本发明实施例的剖面图，以图13的遮罩层图案定义沟槽18，如已知STI蚀刻制程。在一实施例中，该蚀刻制程可为干等离子蚀刻。
图15为本发明实施例的剖面图，是将隔离层120沉积于图14的沟槽与遮罩层上。以熟知沉积法将隔离层的介电材料如氧化硅沉积于沟槽18与遮罩层50上，以形成图16的浅槽沟绝缘(STI)。在一实施例中，该沉积法为等离子增强式化学气相沉积(PECVD)。较佳实施例的沉积法为高密度等离子化学气相沉积(HDPCVD)，此方法具有较低沉积温度，较平坦的表面，以及出色的间隙填充特性。
图16为本发明实施例的剖面图，是将图15的浮动栅极间隔物TEOS蚀刻以及隔离层120平坦化后，再移除遮罩层与部分导电层的结果。化学机械研磨(CMP)可平坦化隔离层120。蚀刻间隔物TEOS后，移除遮罩层50与部分导电层40并保留填入凹陷115的隔离层120(此图的117部分)。遮罩层50可以高密度等离子蚀刻去除。与已知技术的图8相比，凹陷的隔离区域20于蚀刻TEOS间隔物后将露出主动区域(OD)12，而在蚀刻导电层40后，露出的主动区域(OD)将产生不想要的沟槽。而本发明的117部分具有隔离层120，可保护主动区域(OD)12的角落，避免于分离栅极快闪元件的主动区域形成不想要的沟槽。
图17为本发明实施例的剖面图，是将图16结构的浮动栅极多晶硅/导电层蚀刻后，移除部分导电层的结果。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下2与STI 20，SiN 50平行的方向垂直的剖线9与STI 20，SiN50平行的方向平行的剖线10基板12主动区域(OD)18沟槽20浅沟槽隔离区30介电层40导电层50遮罩层60第二遮罩层70图案化光致抗蚀剂层75图案化光致抗蚀剂层80间隔物TEOS90侧壁间隔物100不想要的沟槽115凹陷117具有隔离层120的凹陷部分120隔离层
权利要求
1.一种分离栅极快闪元件的制造方法，所述分离栅极快闪元件的制造方法包括形成一介电层于一半导体基板上；形成一导电层于该介电层上；沉积一遮罩层于该导电层上；形成一光致抗蚀剂层于该遮罩层上；图案化该光致抗蚀剂层，以形成开口图案于其中；沿该光致抗蚀剂层的开口图案蚀刻该遮罩层与该导电层；蚀刻该导电层，形成一底切于该导电层与该介电层交界的外表面区域；蚀刻该介电层，形成一凹陷于该导电层与该介电层交界的外表面区域，并蚀刻部分该基板以形成沟槽；填充一隔离层于该沟槽与该遮罩层上；以及蚀刻移除该遮罩层、部分该导电层与部分该隔离层，并保留部分该隔离层于该凹陷上。
2.根据权利要求1所述的分离栅极快闪元件的制造方法，其特征在于，更包括移除该光致抗蚀剂层。
3.根据权利要求1所述的分离栅极快闪元件的制造方法，其特征在于，更包括移除残余的该导电层。
4.根据权利要求1所述的分离栅极快闪元件的制造方法，其特征在于，该介电层包括氧化物。
5.根据权利要求1所述的分离栅极快闪元件的制造方法，其特征在于，该导电层包括多晶硅。
6.根据权利要求1所述的分离栅极快闪元件的制造方法，其特征在于，该遮罩层包括氮化硅。
7.一种分离栅极快闪元件，具有主动区域与隔离区域，该元件包括多个沟槽，形成于一半导体基板内，其中该沟槽填有一隔离层；一图案化导电层，形成于该基板上的一图案化介电层上；多个凹陷，形成于该导电层与该介电层交界的外表面区域；以及一部分该隔离层填入该凹陷。
8.根据权利要求7所述的分离栅极快闪元件，其特征在于，该图案化介电层包括氧化物。
9.根据权利要求7所述的分离栅极快闪元件，其特征在于，该图案化导电层包括多晶硅。
全文摘要
本发明提供一种分离栅极快闪元件与其制造方法。所述形成分离栅极快闪元件的方法，于半导体基板上依序形成介电层、导电层、遮罩层以及光致抗蚀剂层。之后将光致抗蚀剂层蚀刻出开口图案，并以此图案蚀刻遮罩层与导电层。蚀刻导电层后将使导电层与介电层交界的外表面区域具有底切，而蚀刻介电层将使导电层与介电层交界的外表面区域具有凹陷，最后蚀刻部分基板以形成沟槽。将隔离层填充于沟槽与遮罩层上，再移除遮罩层、部分导电层与部分隔离层，并保留部分隔离层于凹陷上。本发明所述分离栅极快闪元件与其制造方法，可保护主动区域的角落，避免了于分离栅极快闪元件的主动区域形成不想要的沟槽。
文档编号H01L27/115GK1873957SQ20061006676
公开日2006年12月6日 申请日期2006年4月11日 优先权日2005年6月1日
发明者刘世昌, 罗际兴, 萧国裕, 蔡嘉雄 申请人:台湾积体电路制造股份有限公司