专利名称：非易失性存储器件及其制造方法
技术领域：
本申请涉及非易失性存储器件和该器件的制造方法，尤其涉及结合电荷储存节点的非易失性存储器件和该器件的制造方法。
背景技术：
为了写入或擦除数据，非易失性存储器件可以使用晶体管的阈值电压转换、电荷转移和/或电阻变化。由于存在用于储存电荷的储存节点，使用阈值电压转换来写入或擦除数据的存储器件可以称为电荷储存存储器件。例如，电荷储存存储器件的实施例包括将浮置栅极用作储存节点的浮置栅极存储器件和将电荷俘获层用作储存节点的硅-氧化物-氮化物-氧化物-硅(SONOS)存储器件。
图1图示了电荷储存非易失性存储器件100的截面示意图，该器件结合了在储存节点中使用氮化膜作为电荷俘获层的传统SONOS结构。在氮化膜120和半导体衬底105之间提供用于隧穿电荷或注入热载流子的隧穿绝缘膜，例如氧化膜115。在氮化膜120和控制栅电极130之间提供阻挡绝缘膜，例如氧化膜125。在传统SONOS结构中，半导体衬底105为硅，控制栅电极130为多晶硅，然而本领域技术人员清楚在类似结构的制造中可以使用其它半导体和导电材料。
通过向控制栅电极130施加正电压，可以在存储器件100上执行写入操作。响应控制栅130上的正电压，从源/漏区110加速的电子可以被注入到氮化膜120中，或者半导体衬底105中的电子可以通过隧穿被注入到氮化膜120中。反之，通过向栅电极130施加负电压或者向半导体衬底105施加正电压，由此氮化膜120中储存的电子通过隧穿进入半导体衬底105被擦除，在存储器件100上执行擦除操作。
图2图示了分别对应于半导体衬底105、氧化膜115、氮化膜120、氧化膜125和控制栅电极130的能带105a、115a、120a、125a和130a。如图1和2所示，当在擦除操作中施加在控制栅电极130上的电压增大时，对应于氧化膜115和125的能带115a和125a的弯曲增大。在存储器件100中形成该条件既允许电子从氮化膜120经氧化膜115隧穿进入半导体衬底105，又允许控制栅电极130中的自由电子经氧化膜125逆隧穿进入氮化膜120。
图3是相对于施加到具有图1所示结构的存储器件100上的擦除电压，阈值电压随时间变化的曲线图。如图3所示，当擦除电压的绝对值增大时，阈值电压减小，然而饱和阈值电压增大。该结果反映出，当擦除电压的绝对值增大时，逆隧穿也增大，由此减小了擦除操作的效率。
再参看图1，例如，相对于经其发生逆隧穿的氧化膜125的厚度，减小经其发生隧穿的氧化膜115的厚度，能够抑制与擦除电压的绝对值增大相关的效应。然而，当氧化膜115的厚度减小时，即使不向控制栅电极130施加擦除电压，经过氧化膜115发生隧穿的可能性也会增大。这种受控隧穿可能会使存储器件100的保持特性退化或减弱。
图4是存储器件100在保持状态的阈值电压变化和在擦除状态的阈值电压变化之间的关系曲线图。如图4所示，擦除状态的饱和阈值电压Vth和相关存储器件的保持特性互相成反比。因此，改善该存储器件擦除效率的努力可能会引起保持特性的退化或退步。
发明内容
本发明的示范性实施例提供表现出改善的擦除效率并也能保持或改善保持特性的非易失性存储器件。
本发明的示范性实施例提供非易失性存储器件的制造方法。该器件包括形成在半导体衬底上的栅极结构，其中栅极结构包括形成在半导体衬底上的第一绝缘膜、形成在第一绝缘膜上用于储存电荷的储存节点、形成在储存节点上的第二绝缘膜、形成在第二绝缘膜上的第三绝缘膜、和形成在第三绝缘膜上的栅电极，其中至少第二和第三绝缘膜之一的介电常数大于第一绝缘膜。
本发明的示范性实施例提供非易失性存储器件的制造方法。该器件包括形成在半导体衬底上的栅极结构，其中栅极结构中至少第二绝缘膜和第三绝缘膜之一的能带间隙大于储存节点的能带间隙。
本发明的示范性实施例还提供在半导体衬底上的非易失性存储器件的制造方法，该方法包括在半导体衬底中间隔地形成源极区和漏极区；在源极和漏极之间的半导体衬底上形成第一绝缘膜；在第一绝缘膜上形成用于储存电荷的储存节点；在储存节点上形成例如氧化膜的第二绝缘膜；在第二绝缘膜上形成例如氮化膜的第三绝缘膜；和在第三绝缘膜上形成控制栅电极。
本发明的示范性实施例提供在半导体衬底上的非易失性存储器件的制造方法，该方法包括在半导体衬底上形成第一绝缘层；在第一绝缘层上形成储存节点层；在储存节点层上形成第二绝缘层；在第二绝缘层上形成第三绝缘层；在第三绝缘层上形成控制栅电极；在控制栅电极层上形成暴露出控制栅电极层预定部分的光刻胶图案；和以光刻胶层作为蚀刻保护掩模蚀刻控制栅电极层、第三绝缘层、第二绝缘层、储存节点层和第一绝缘层来形成栅极结构。
参照下面的具体描述和附图将更易于理解本发明的示范性实施例，其中相同的参考数字用于表征相同和/或相应元件，其中图1是传统SONOS型存储器件的截面图；图2是示例对应于与图1对应的传统SONOS型存储器件的能带的示意图；图3是相对于施加到对应于图1的传统SONOS型存储器件上的擦除电压，阈值电压随时间变化的曲线图；图4是对应于图1的传统SONOS型存储器件在保持状态的阈值电压变化和在擦除状态的阈值电压变化之间的关系曲线图；图5是根据本发明的第一示范性实施例的非易失性存储器件的截面示意图；图6是示例对应于具有对应于图5结构的非易失性存储器件的能带的示意图；图7是对应于图1的传统SONOS型存储器件和对应于图5的非易失性存储器件在保持状态的阈值电压和擦除状态的平带电压之间的关系曲线图；图8-10是示例在根据本发明的示范性实施例的非易失性存储器件的制造方法期间执行的特定步骤和中间制造结构的截面图；这些附图仅供示例性目的，而未按比例绘制。可以减小、扩展或重新布置各个实施例中示出的元件的空间关系和相对尺寸，例如构成栅极结构的各个膜，以提高相对于相应描述的附图的清晰度。因此，不应当将附图解释为精确反映相应结构元件的相对尺寸、数值或位置，该结构元件包含在通过根据本发明的示范性实施例制造的实际非易失性存储器件中。
具体实施例方式
现在将参照示出本发明示范性实施例的附图更详细的描述本发明。然而，本领域技术人员清楚，本发明可以以许多不同形式实施，因此不应当解释为限制于示范性的实施例。实际上，提供这些示范性实施例是为了确保该公开是完全和完整的，并将本发明的概念充分地传达给本领域的技术人员。
图5是图示根据本发明的示范性实施例的非易失性存储器件200的截面图。如图5所示，非易失性存储器件200包括形成在源210和漏215之间的半导体衬底205上的栅极结构265。栅极结构265包括用于储存电荷的储存节点230和用于控制储存节点230的操作的栅电极260。如图5所示，栅极结构265还可以包括形成在栅极结构265侧表面上的间隙壁绝缘膜270，也简称为间隙壁。
栅极结构265包括第一绝缘膜220、储存节点230、第二绝缘膜240、第三绝缘膜250和控制栅电极260。在栅极结构265的制造期间，第一绝缘膜220形成在半导体衬底205上，储存节点230形成在第一绝缘膜220上。第二绝缘膜240、第三绝缘膜250和控制栅电极260依次形成在储存节点230上。
在非易失性存储器件200上执行写入操作，在此期间通过向控制栅电极260施加写入电压，例如正电压，电子被累加到储存节点230。反之，通过向控制栅电极260施加擦除电压，例如负电压，将储存电子从储存节点层230移除至半导体衬底205，在非易失性存储器件200上执行擦除操作。
根据用于制造非易失性存储器件200的特殊结构和材料，可以把储存节点230构造为浮置栅极或电荷俘获层。例如，储存节点230可以由能够利用电子陷阱、化学键、量子或能量阱、纳米晶体、纳米簇或纳米点来储存或俘获足够量电子的各种材料形成。满意的储存节点230可以由例如氮化硅、多晶硅、纳米晶体、纳米簇或纳米点制造。
这里用到的纳米晶体、纳米簇或纳米点指典型包含包括不超过约500nm的特征尺寸的半导体或介电材料的“纳米结构”。典型地，沿着该结构的最小轴得出该特征尺寸。纳米结构可以表征为，例如基本上晶体、基本上单晶、多晶、非晶或其组合。
这里相对于纳米结构用到的术语“晶体”或“基本上晶体”反映为该纳米结构典型呈现出沿一个或多个方向的长程有序。在一些情形中，纳米结构可以包括氧化物或其它涂层，并包含核心和至少一个外壳。在该情形中，应当清楚外壳或其它涂层不必呈现出该有序，以及术语“晶体”、“基本上晶体”、“基本上单晶”或“单晶”仅意欲反映核心材料的微结构。
这里用到的术语“晶体”或“基本上晶体”意欲包含在晶体结构表现为只要长程有序，可以呈现出各种缺陷的结构，该缺陷包括例如堆垛层错、原子替位等。这里用到的关于纳米结构的术语“单晶”指的是纳米结构基本上是晶体并且基本上包含单晶体。当关于包括核心和一个或多个层或外壳的纳米结构用到的“单晶”时，“单晶”指的是核心材料基本上是晶体并基本上包含单晶体，例如纳米晶体。
第一绝缘膜220由绝缘材料形成，热载流子经其注入，或电子经其隧穿进入储存节点230。第一绝缘膜220可以由例如氧化硅膜形成。当第一绝缘膜220由氧化硅形成时，该氧化硅膜具有典型为20-60范围的厚度。这是由于如果第一绝缘膜220是20以下的氧化硅膜，即使不向控制栅电极260施加控制电压，电荷也会经过第一绝缘膜220发生隧穿。反之，如果第一绝缘膜220是60以上的氧化硅膜，诱发期望的电荷隧穿所需要的控制电压增大，由此减小了非易失性存储器件200的效率。
提供第二绝缘膜240和第三绝缘膜250，用于在非易失性存储器件200上进行擦除操作时，抑制电荷从控制电极260向储存节点230的逆向隧穿。此外，第二绝缘膜240把第三绝缘膜250从储存节点230隔开，并在控制栅电极260和储存节点230之间提供耦合电压比率的附加控制。
这里将参照图6中示出的关于非易失性存储器件200的能带图，更具体地描述第二绝缘膜240和第三绝缘膜250。如图5和6所示，能带205a、220a、230a、240a和250a的平衡态分别对应于非易失性存储器件200的半导体衬底205、第一绝缘膜220、储存节点230、第二绝缘膜240、第三绝缘膜250和控制栅电极260。如图6的能带205a、220a、230a、240a和250a所示，当向控制栅电极260施加擦除电压时，第二绝缘膜240的能带240a迁移，但通过插入第三绝缘膜250抑制了从控制栅电极260到储存节点230的逆向隧穿。
然而，本领域技术人员清楚，第三绝缘膜250的存在会使控制栅电极260和半导体衬底205之间的电容发生变化。因此，储存节点230和半导体衬底205之间的电场量值也会发生变化。由增加第三绝缘膜250引起的电容和电场变化会改变一个或多个操作特性，例如非易失性存储器件200的写入操作、擦除操作和/或操作效率。
因此，应当考虑增加层所导致的逆向隧穿被抑制的程度和电容变化的程度来选择第二绝缘膜240和第三绝缘膜250的相应能带间隙、介电常数和厚度。更具体，至少第二和第三绝缘膜240、250之一的介电常数可以大于第一绝缘膜220的介电常数。
通过选择介电常数大于第一绝缘膜的第二和/或第三绝缘膜的材料，至少可以部分补偿由与第二和第三绝缘膜240和250相关的物理厚度变化引起的控制栅电极260和半导体衬底205之间电容变化的数量变化结果。另外，非易失性存储器件200的半导体衬底205和控制栅电极260之间的电势V2(见图2)能够保持在与传统非易失性存储器件100的半导体衬底105和控制栅电极130之间的电势V1(见图1)相似的量级。即，控制栅电极260和半导体衬底205之间显示出的有效或电氧化物厚度(EOT)也可保持在与不包括第三绝缘膜的传统器件(见图1)显示出的EOT相对应的水平。
可以通过选择一种或多种介电材料，借以使第二绝缘膜240和/或第三绝缘膜250的能带间隙大于储存节点230的能带间隙，来进一步抑制电荷从储存节点230到控制栅电极260的逆向隧穿。例如，第一和第二绝缘膜220、240可以使氧化硅膜，第三绝缘膜250可以是氮化硅膜。因此，通过结合传统氧化物和氮化物绝缘膜能够提高非易失性存储器件200的擦除特性，从而不必使用一个或多个不寻常的、苛求的和/或昂贵的高介电常数绝缘膜。
例如，通过减小氧化硅膜240的厚度以补偿氮化规模250增大的厚度，可以获得和/或保持可接受的电场分布和逆隧穿抑制特性的结合。例如，氮化硅膜250可以具有40-100的厚度，氧化硅膜240可以具有20-60的厚度，绝缘膜240、250的组合厚度可以为例如100-120。
此外，如上所述，氧化硅膜220典型具有20的厚度，以抑制在非易失性存储器件200保持状态期间(该期间存储器件不被写入或擦除)电荷的自然隧穿。然而，氧化硅膜220典型具有不超过60的厚度，从而在记录操作期间提供可接受程度的隧穿效率。
图7是示出图1的传统存储器件100(方形)和对应图5的非易失性存储器件200(圆形)在保持状态的阈值电压变化ΔVth和在擦除状态的平带电压Vfb之间的关系的曲线图。在图中，传统存储器件指代为SONOS型存储器件，根据本示范性实施例的存储器件指代为SNONOS型存储器件。
如图7所示，对应于图5的示范性实施例的SNONOS型存储器件200相对于传统SONOS型存储器件100(见图1)表现出改善的擦除效率和保持特性。特别，SNONOS型存储器件200既在同样的擦除效率下具有改善的保持特性，又在同样的保持特性下具有改善的擦除效率。图7图示出较低的平带电压Vfb对应于较高的擦除效率，而较低水平的阈值电压变化ΔVth对应于较高的保持特性。因此，当使用根据本示范性实施例的非易失性存储器件200时，相对于传统存储器件100改善了擦除效率和保持特性，并保持了类似的写入速度。
图8-10是示例根据本发明的示范性实施例中的非易失性存储器件制造方法步骤的截面图。因为图8中示出的非易失性存储器件的元件与结合在图5示出的存储器件200中的元件大致相同，不再重复该描述。在图5和8-10中，最后两位数字相同的参考数字，例如205和305，表示相应的材料、元件和/或结构。
如图8所示，在半导体衬底305上依次形成第一绝缘层320a、储存节点层330a、第二绝缘层340a、第三绝缘层350a和控制栅电极层360a。第一绝缘层320a可以是使用化学气相沉积(CVD)或通过氧化半导体衬底305的表面部分形成的氧化硅膜。
储存节点层330a可由氮化硅、多晶硅、纳米晶体、纳米簇或纳米点材料形成。如果储存节点层330a由氮化硅形成，该氮化硅膜可以使用二氯硅烷(DCS)和NH3气体的混合物采用LPCVD法形成。NH3与DCS气体的混合比率可以保持在1.5-2.5的范围，以提供对于结果的介电常数和陷阱密度的控制程度。因此，储存节点层330a的陷阱密度可以大于按照化学计量组成的Si3N4膜中示出的陷阱密度。
第二绝缘膜340a可以是采用LPCVD法形成的氧化硅膜，第三绝缘膜350a可以是使用DCS和NH3气体的混合物采用另一LPCVD法形成的氮化硅膜。随着储存节点330a的形成，NH3与DCS气体的混合比率可以保持在0.65-1.0，以产生表现出低于储存节点层330a的陷阱密度的氮化硅第三绝缘膜350a。
在示范性实施例中，如上所述，第二绝缘层340a和第三绝缘层350a分别由氧化硅和氮化硅形成。因此，可以采用传统技术和设备制造第二绝缘层340a和第三绝缘层350a，从而不必要生成更不寻常的高-κ材料所需的新设备和/或技术。因此，由于根据示范性实施例的非易失性存储器件的制造不需要新设备或技术，因此是经济的。而且，长期使用的氧化硅和氮化硅确保了它们被证明为是不会相互反应或污染工艺线的材料。
通过沉积多晶硅层在第三绝缘层350a上形成控制栅电极层360a。因此，非易失性存储器件可以结合传统多晶硅栅极结构，并不必形成金属栅电极结构。
接着，形成光刻胶图案362以暴露出控制栅电极层360a的预定区域并保护其它区域。使用本领域公知的传统光刻技术形成光刻胶图案362从而得到必需的图案尺寸并为后续蚀刻工艺提供充足的抵抗性。
如图9中所示，然后以光刻胶图案362作为蚀刻保护掩模蚀刻控制栅电极层360a、第三绝缘层350a、第二绝缘层340a、储存节点层330a和第一绝缘层320a未被保护的区域形成栅极结构365。得到的栅极结构365包括第一绝缘膜320、储存节点层330、第二绝缘膜340、第三绝缘膜350和控制栅电极360。
如图10中所示，然后使用传统沉积和回蚀刻工艺在栅极结构365的侧壁上形成绝缘间隙壁370。在一些情形中，也可以利用CMP工艺提供对于所得到的结构和/或表面形态的附加控制。接着，通过在半导体衬底305的掺杂部分掺入一种或多种类杂质形成源极310和漏极315。栅极结构365可以用作注入掩模以在半导体衬底305中提供与栅极结构365的相对两侧相邻的自对准的源极区和漏极区。随后使用本领域技术人员公知的传统布线工艺和导电材料形成至源极区和漏极区310、315和控制栅极360的电连接(未示出)。
参照本说明书中以上详述的特定示范性实施例公开并在附图中示例出本发明。提供这些公开内容仅用于示例性目的，而不是限制目的，并且不应当认为是不恰当地限制了本发明的范围。本领域技术人员将理解和清楚，可以在不脱离本发明精神的范围内对上述具体示范性实施例和/或示范性实施例的材料和元件做出各种改变、修改和组合。
本申请要求2005年2月21日于韩国知识产权局申请的韩国专利申请No.10-2005-0014087的优先权，在此并入其全部内容作为参考。
权利要求
1.一种非易失性存储器件，具有形成在衬底上的栅极结构，该栅极结构包含形成在所述半导体衬底上的第一绝缘膜，具有第一介电常数κ1和能带间隙Dbg1；形成在所述第一绝缘膜上的储存节点膜，具有带隙Sbg；形成在所述储存节点膜上的第二绝缘膜，具有第二介电常数κ2和能带间隙Dbg2；形成在所述第二绝缘膜上的第三绝缘膜，具有第三介电常数κ3和能带间隙Dbg3；和形成在所述第三绝缘膜上的栅电极，其中至少满足表达式κ2＞κ1和κ3＞κ1之一。
2.根据权利要求1的非易失性存储器件，其中至少满足表达式Dbg2＞Sbg和Dbg3＞Sbg之一。
3.根据权利要求1的非易失性存储器件，其中满足表达式κ3＞κ1。
4.根据权利要求3的非易失性存储器件，其中所述第三绝缘膜是氮化硅膜。
5.根据权利要求4的非易失性存储器件，其中所述第三绝缘膜具有40-100范围的厚度T3。
6.根据权利要求4的非易失性存储器件，其中所述第二绝缘膜是氧化硅膜。
7.根据权利要求6的非易失性存储器件，其中所述第二绝缘膜具有20-60范围的厚度T2。
8.根据权利要求1的非易失性存储器件，其中所述第一绝缘膜是氧化硅膜。
9.根据权利要求8的非易失性存储器件，其中所述第一绝缘膜具有20-60范围的厚度T1。
10.根据权利要求1的非易失性存储器件，其中所述储存节点膜由选自氮化硅、多晶硅、纳米晶体、纳米簇和纳米点构成的组的材料形成。
11.一种非易失性存储器件，包含半导体衬底，形成在半导体衬底上并具有侧壁的栅极结构，所述栅极结构包括形成在半导体衬底上的第一绝缘图案、形成在所述第一绝缘图案上的储存节点图案；形成在所述储存节点层上的第二绝缘图案、形成在所述第二绝缘图案的第三绝缘图案；和形成在所述第三绝缘图案上的控制栅电极；和形成在半导体衬底中邻接所述栅极结构的侧壁的源极区和漏极区。
12.根据权利要求11的非易失性存储器件，其中所述第三绝缘膜由氮化硅膜形成。
13.根据权利要求12的非易失性存储器件，其中所述第二绝缘膜由氧化硅膜形成。
14.根据权利要求13的非易失性存储器件，其中所述氧化硅膜具有20-60范围的厚度，所述氮化硅膜具有40-100范围的厚度。
15.根据权利要求11的非易失性存储器件，其中所述储存节点图案由选自氮化硅、多晶硅、纳米晶体、纳米簇和纳米点构成的组中的至少一种材料形成。
16.一种非易失性存储器件的制造方法，包含在半导体衬底上形成第一绝缘层；在所述第一绝缘层上形成储存节点层；在所述储存节点层上形成第二绝缘层；在所述第二绝缘层上形成第三绝缘膜；在所述第三绝缘膜上形成控制栅电极层；形成暴露所述控制栅电极层表面预定部分的光刻胶图案；和通过将所述光刻胶图案作为蚀刻掩模，蚀刻所述控制栅电极层、第三绝缘层、第二绝缘层、储存节点层和第一绝缘层来形成栅极结构。
17.根据权利要求16的非易失性存储器件的制造方法，其中形成第三绝缘层还包含使用二氯硅烷和NH3的混合气体进行低压化学气相沉积工艺形成氮化硅层，二氯硅烷和NH3以混合比率0.65-1.0存在。
18.根据权利要求16的非易失性存储器件的制造方法，其中形成储存节点层还包含使用二氯硅烷和NH3的混合气体进行低压化学气相沉积工艺形成氮化硅层，二氯硅烷和NH3以混合比率1.5-2.5存在。
19.根据权利要求17的非易失性存储器件的制造方法，其中形成储存节点层还包含使用二氯硅烷和NH3的混合气体进行低压化学气相沉积工艺形成氮化硅层，二氯硅烷和NH3以混合比率1.5-2.5存在。
20.根据权利要求16的非易失性存储器件的制造方法，其中形成储存节点层和形成第三绝缘膜还包含使用具有第一混合比率的二氯硅烷和NH3的第一混合气体进行第一低压化学气相沉积工艺，以形成具有第一陷阱密度DT1的氮化硅储存节点层，使用具有第二混合比率的二氯硅烷和NH3的第二混合气体进行第二低压化学气相沉积工艺，以形成具有第二缺陷密度DT2的氮化硅第三绝缘层，其中所述第一陷阱密度和所述第二陷阱密度满足表达式DT1＞DT2。
全文摘要
本发明提供了一种适用于形成在半导体衬底上的非易失性存储器件的制造方法和所得到的结构的示范性实施例。栅极结构的示范性实施例包括形成在半导体衬底上的第一绝缘膜，形成在第一绝缘膜上用于储存电荷的储存节点，形成在储存节点上的第二绝缘膜，形成在第二绝缘膜上的第三绝缘膜，和形成在第三绝缘膜上的栅电极。选择绝缘膜使得第二和第三绝缘膜之一或两者的介电常数大于第一绝缘膜的介电常数。
文档编号H01L21/70GK1841774SQ20061006735
公开日2006年10月4日 申请日期2006年2月21日 优先权日2005年2月21日
发明者韩祯希, 金柱亨, 金桢雨, 田尚勋, 郑渊硕, 李承铉 申请人:三星电子株式会社