专利名称：半导体器件的栅图案及其制造方法
技术领域：
本发明涉及半导体器件的栅图案及其制造方法；更为具体地，涉及线宽等于或小于约100nm的动态随机存取存储器(DRAM)单元晶体管的凹陷栅图案及其制造方法。虽然本发明已应用于特定的存储器器件，但是也可以有其它的应用。
背景技术：
最近，因为半导体器件更需要低的电力和高的容量，使得半导体器件制造者一致投资制造更高度集成和更快速的半导体器件。因此，为了可以在有限的半导体器件芯片中集成更多的半导体器件，设计规则已持续地减小。
尤其，随着动态随机存取存储器(DRAM)器件的集成规模快速改善，DRAM器件的尺寸已持续减小，因此，设计规则降低到低于100nm。然而，尽管单元器件制造工艺减小到低于100nm，但是更需要增加操作速度并改善半导体器件的性能，如低电力特性和刷新特性。
但是，随着设计规则已降低到低于100nm，栅图案的线宽也降低。因此，会导致如短沟道效应的限制。于是，阈值电压(Vth)降低而泄漏电流增加，因此，保留时间(retention time)或/和刷新时间会缩短。
因此，为了解决上述的限制，和栅图案形成在衬底平面上的平面型不同，在本领域中，描述了一种凹陷栅结构，在形成在衬底中的沟槽的内表面之上形成所述凹陷栅结构的栅绝缘层，然后用诸如多晶硅的导电层填入沟槽中。凹陷栅结构可以增加沟道长度，由此可以增加保留时间或/和刷新时间。
同时，为了减小在传递信号时由栅图案即字线的高电阻所产生的延迟，栅图案可以使用具有非常低的片电阻的硅化物层和多晶硅层的堆叠层(以下称为多晶硅化物(polycide))，或使用由取代多晶硅所制成的单层的多晶硅层和金属层的堆叠层(以下称为多晶硅金属(polymetal))形成。
图1到图5为图示用于制造包括多晶硅金属栅结构的传统凹陷栅图案的方法的横截面图。
首先，如图1所示，在衬底10的预定部分中形成沟槽12。
之后，如图2所示，在包括沟槽12(参见图1)的衬底10之上形成栅氧化物层14。
接着，如图3所示，在栅氧化物层14之上沉积作为第一栅电极层的多晶硅层16，以填充沟槽12(参见图1)。
接着，如图4所示，在多晶硅层16之上形成作为第二栅电极层的金属层18，然后在金属层18之上沉积硬掩模20。
接着，如图5所示，在硬掩模20(参见图4)之上，形成预定光致抗蚀剂图案(未示出)，之后，使用光致抗蚀剂图案(未示出)蚀刻硬掩模20。结果，形成硬掩模图案20A。
接着，通过使用硬掩模图案20A执行蚀刻工艺，由此顺序地蚀刻金属层18和多晶硅层16。此处，参考号18A和16A分别表示图案化的金属层和图案化的多晶硅层。从而，形成了这种类型的凹陷栅图案22，其预定部分突出在设置在其中没有形成沟槽12的衬底10之上的栅氧化物层14上。典型地，图案化的多晶硅层16突出在其中形成沟槽12的衬底10之上的高度范围约为大约500到大约800。
但是，在栅图案是使用多晶硅化物或多晶硅金属形成的情形下，因为栅图案的线宽减小，栅图案具有非常高的片电阻(Rs)，所以电阻-电容会被延迟。
结果，为减小片电阻(Rs)，就需要增加栅图案的高度。
图6为扫瞄电子显微镜(SEM)的显微图像，其图示出具有高纵横比的传统栅图案的堆叠结构。
如果在因改进的集成而使栅图案的线宽降低的情况下栅图案的高度增加，栅图案的纵横比会增加更多，如图6所示。此外，最近，由于改进的集成，不只减小了栅图案的线宽，而且缩短了栅图案之间的距离。因此，沉积在栅图案间的层间绝缘层的空隙填充特性会退化，或在形成使衬底到后续的接触塞接触的连接塞(landing plug)期间，塞材料的空隙填充特性会退化。若通过后续的工艺在栅图案的侧壁上形成栅间隔物，则上述的限制会更变得严重。
结果，为了改善层间绝缘层的空隙填充特性，可提出一种在栅图案的侧壁上形成间隔物和形成预定厚度的连接塞后通过使用选择性外延生长(SEG)工艺形成层间绝缘层的方法。但是，SEG工艺提供高加热费用和低生产力，因此，上述的方法不适合改善空隙填充特性。
此外，可提出另一种通过形成金属层代替在如多晶硅化物或多晶硅金属的双堆叠结构中制作栅图案，以减小栅图案高度的方法。但是，因为栅氧化物层的可靠性退化，所以此方法也不合适。即，在通过只使用金属层形成栅图案(以下称为金属栅图案)的情形下，包括在沉积金属层或金属复合物期间所使用的前驱体中的如碳(C)、氯(Cl)、和氟(F)的杂质，渗透到栅氧化物层中，因此，渗透的杂质会使栅氧化物层的可靠性退化。此外，在金属栅图案和栅氧化物层之间的界面，会发生硅化物反应。此硅化物反应也会变成使栅氧化物层的可靠性退化的因素。
发明内容
因此，本发明的一个目的是要提供一种半导体器件的栅图案及其制造方法，当栅图案的线宽和栅图案之间的距离减小时，该栅图案能解决埋在栅图案之间的层间绝缘层的空隙填充特性退化的限制。
此外，本发明的另一目的是要提供一种半导体器件的栅图案及其制造方法，当栅图案的线宽和栅图案之间的距离减小时，该栅图案能解决形成使衬底连接到后续的接触塞的连接塞的材料的空隙填充特性退化的限制。
根据本发明的一个方面，提供有一种半导体器件的栅图案，其包括具有沟槽的衬底；栅绝缘层，形成在具有沟槽的衬底之上；埋入沟槽的第一栅电极层，其不突出于设置在没有形成沟槽的衬底之上的栅绝缘层上；及第二栅电极层，形成在第一栅电极层之上，并具有与第一栅电极层接触的预定部分。
根据本发明的另一个方面，提供有一种制造半导体器件的栅图案的方法，其包括制备包括沟槽的衬底；在包括沟槽的衬底之上形成栅绝缘层；形成埋入沟槽的第一栅电极层，其不突出于设置在没有形成沟槽的衬底之上的栅绝缘层上；及在第一栅电极层之上形成第二栅电极层，使第二栅电极层的预定部分与第一栅电极层接触。
参考下面结合附图给出的优选实施例的描述，本发明上述的和其它的目与特征将会变得更好理解，其中图1到图5为图示用于制造包括多晶硅金属栅结构的传统凹陷栅图案的方法的横截面图；图6为图示具有高纵横比的传统栅图案的堆叠结构的扫瞄电子显微镜(SEM)的显微图像；图7为图示根据本发明第一实施例形成的半导体器件的栅图案的横截面图；图8到图13为图示用于制造图7所示的半导体器件栅图案的方法横截面图；及图14为图示根据本发明第二实施例形成的半导体器件的栅图案的横截面图。
具体实施例方式
下面，将参考附图，详细说明本发明的某些实施例。
此外，可将层和区的厚度放大以在附图中清楚说明它们。如果描述了一层形成在衬底或不同的层之上，则该层可直接形成在其它层或衬底之上，或可将另一层插入在其它层和衬底之间。此外，在整个说明书当中，相同的参考数字表示相同的构成元件。
图7为图示根据本发明第一实施例形成的半导体器件的栅图案的横截面图。
如图7所示，根据本发明第一实施例的半导体器件的栅图案包括提供有沟槽112的衬底110；栅绝缘层114，形成在包括沟槽112的衬底110的上部之上；埋入沟槽112的第一栅电极层116A，其不突出于设置在没有形成沟槽112的衬底110之上的栅绝缘层114的上部上；及形成在第一栅电极层116A之上的第二栅电极层120A，使第二栅电极层120A的预定部分与第一栅电极层116A接触，并且与第一栅电极层116A一起形成栅图案124。此外，还可以进一步包括设置在没有形成沟槽的衬底110之上的栅绝缘层114之上的多个蚀刻停止层118，及形成在第二栅电极层120A之上的硬掩模122A。
此处，第一栅电极层116A是使用多晶-SixGe1-x形成(此处，x表示原子比，范围从约0.01到约0.99)，而第二栅电极层120A则是使用金属层和硅化物层中之一形成。例如，第二栅电极层120A可以使用从由WSix、TiSix、NiSix、CoSix、TaSix、MoSix、HfSix、ZrSix、PtSix、W/WN、W/W-Si-N/WSix、W/TiN/TiSix、W/Ti-Si-N/TiSix、Ti-Si-N、Ti-Al-N、Ta-Si-N、MoN、HfN、TaN和TiN所构成的组所选择的一个来形成(此处，x表示原子比，范围从约1.0到约3.0)。
此时，第一栅电极层116A接触第二栅电极层120A的宽度W2比第一栅电极层116A的宽度W1小约5nm到约10nm的尺寸范围。
每一个蚀刻停止层118都可形成在没有形成沟槽112的衬底110之上设置的栅绝缘层之上，并且延伸在第一栅电极层116A不接触第二栅电极层120A的部分之上。
蚀刻停止层118是使用从由基于氧化物的材料、基于氮化物的材料以及两者的组合所构成的组中选择的材料形成。例如，基于氧化物的材料可以使用从由SiO2、SiOxNy、HfO2、HfSixOy和HfSixOyNz所构成的组中选择的一个来形成(此处，x、y和z表示原子比，范围从约0.1到约3.0)，而基于氮化物的材料可以使用氮化硅(Si3N4)形成。
栅绝缘层114使用从由SiO2、SiOxNy、HfO2、HfSixOy和HfSixOyNz所构成的组中选择的一个来形成(此处，x、y和z表示原子比，范围从约0.1到约3.0)。
图8到图13为图示形成图7所示的半导体器件栅图案的方法横截面图。
首先，如图8所示，在衬底110的预定部分中形成沟槽112。此时，衬底110可以为从由硅(Si)衬底、硅锗(SiGe)衬底、应变Si衬底、绝缘体上硅(SOI)衬底以及绝缘体上锗(GOI)衬底所构成的组中选择的一个。
其次，如图9所示，执行氧化工艺，由此在包括沟槽112(参见图8)的衬底110之上形成作为栅绝缘层的栅氧化物层114。此时，氧化工艺可以湿式氧化法执行，其中在从约900℃到约1000℃的温度范围将在氧化气体如蒸气当中的衬底110加热；或是以干式氧化法执行，其中在约1200℃的温度通过使用纯氧作为氧化气体将衬底110加热。在氧化工艺当中，栅氧化物层114可以使用从由SiO2、SiOxNy、HfO2、HfSixOy和HfSixOyNz所构成的组中选择的材料来形成(此处，x、y和z表示原子比，范围从约0.1到约3.0)。
接着，在栅氧化物层114之上沉积第一栅电极层116，例如掺杂杂质的多晶硅层，以填充沟槽112(参见图8)。例如，通过低压化学气相沉积(LPCVD)法沉积多晶硅或多晶-SixGe1-x(poly-SixGe1-x)，(此处，x的范围从约0.01到约0.99)，以形成第一栅电极层116。上述的多晶硅或多晶-SixGe1-x可以通过使用三氢化磷(PH3)、PCl5、三氯化硼(BCl3)和乙硼烷(B2H6)中的一个混入硅烷(SiH4)所得到的气体混合物的LPCVD法沉积。
接着，如图10所示，执行回蚀刻工艺或化学机械抛光(CMP)工艺，不使第一栅电极层116突出于设置在没有形成沟槽112(参见图8)的衬底110之上的栅氧化物层114的上部上，由此将第一栅电极层116平坦化。此处，平坦化的栅电极层以参考数字116A表示。例如，在执行回蚀刻工艺的情形下，设置在没有形成沟槽112的衬底110之上的栅氧化物层114用于作为蚀刻停止层。此外，在执行CMP工艺的情形下，设置在没有形成沟槽112的衬底110之上的栅氧化物层114用于作为平坦化停止层。
接着，如图11所示，蚀刻停止层118沉积在包括平坦化的第一栅电极层116A的结果结构之上。此时，蚀刻停止层118沉积的厚度范围从约30到约300，以防止栅氧化物层114在包括光刻工艺、蚀刻工艺或清洗工艺的后续工艺期间退化。例如，蚀刻停止层118使用从由基于氧化物的材料、基于氮化物的材料和两者的组合所构成的组中选择的材料形成。基于氧化物的材料可以使用从由SiO2、SiOxNy、HfO2、HfSixOy和HfSixOyNz所构成的组中选择的一个来形成，而基于氮化物的材料可以使用Si3N4形成。
接着，在蚀刻停止层118之上沉积光致抗蚀剂层(未示出)，然后，执行使用光掩模(未示出)的曝光工艺和显影工艺，由此形成光致抗蚀剂图案(未示出)。之后，通过使用光致抗蚀剂图案作为蚀刻掩模的蚀刻工艺，蚀刻蚀刻停止层118的预定部分。从而暴露平坦化的第一栅电极层116A的预定部分。
此时，平坦化的第一栅电极层116A的预定部分是设想与将通过后续工艺形成的第二栅电极层120(参见图12)接触的区，而且平坦化的第一栅电极层116A的暴露部分的宽度(W2)比平坦化的第一栅电极层116A的宽度W1小约5nm到约10nm的尺寸范围。
接着，如图12所示，执行典型的剥离光致抗蚀剂工艺，由此去除光致抗蚀剂图案(未示出)。
接着，上述的第二栅电极层120沉积在包括蚀刻停止层118的上述结果结构之上。此时，第二栅电极层120使用金属层或硅化物层形成。例如，第二栅电极层120可以使用从由WSix、TiSix、NiSix、CoSix、TaSix、MoSix、HfSix、ZrSix、PtSix、W/WN、W/W-Si-N/WSix、W/TiN/TiSix、W/Ti-Si-N/TiSix、Ti-Si-N、Ti-Al-N、Ta-Si-N、MoN、HfN、TaN和TiN所构成的组中选择的一个来形成(此处，x表示原子比，范围从约1.0到约3.0)。此外，第二栅电极层120可以使用WSix形成。
接着，在第二栅电极层120之上形成硬掩模122。此处，沉积硬掩模120以在执行后续的第二栅电极层120的蚀刻工艺期间使用硬掩模方案(hardmask scheme)。硬掩模方案是使用硬掩模图案作为蚀刻掩模来蚀刻下部结构的工艺。
接着，如图13所示，在硬掩模122(参见图12)之上沉积光致抗蚀剂层(未示出)，然后，执行使用光掩模(未示出)的曝光工艺和显影工艺，由此形成光致抗蚀剂图案(未示出)。
接着，通过使用硬掩模方案蚀刻第二栅电极层120的预定部分。例如，硬掩模图案122A通过使用光致抗蚀剂图案作为蚀刻掩模的蚀刻工艺形成，之后，去除光致抗蚀剂图案，从而使用硬掩模图案122A作为蚀刻掩模来蚀刻第二栅电极层120。蚀刻第二栅电极层120，以使其与平坦化的第一栅电极层116A重叠。此处，参考数字120A表示图案化的第二栅电极层。
通过这些步骤，可以形成具有凹陷结构的栅图案，其包括形成在衬底110的沟槽112(参见图8)内部的平坦化的第一栅电极层116A，和接触第一栅电极层116A的预定部分的图案化的第二栅电极层120A。
换言之，根据本发明的第一实施例，通过使埋入在衬底内的沟槽的第一栅电极层不突出于没有形成沟槽的衬底之上，可能减小栅图案的高度。特别地，根据传统的栅图案，作为第一栅电极层的多晶硅突出于没有形成沟槽的衬底之上的厚度范围从约500到约800。但是，根据本发明的第一实施例，可以降低的栅图案的高度的尺寸范围从约500到约800。
因此，在形成具有凹陷结构的栅图案期间，可能减小栅电极层之间的空间的纵横比。因此，可能改善埋在栅电极之间的层间绝缘层的空隙填充特性和连接塞材料的空隙填充特性。
本发明的第二实施例特征在于平坦化的第一栅电极层凹陷到范围约5nm到约100nm的预定厚度，即在平坦化的第一栅电极层和第二栅电极层之间的接触区，待凹陷的预定厚度小于沟槽的深度。因此，平坦化的第一栅电极层和第二栅电极层之间的接触区通过凹陷的深度而增加，于是在电流平坦化的第一栅电极层和第二栅电极层之间可以很好地流动。因此，根据本发明的第一实施例，在栅图案内部的接触电阻可以减小得更多。结果，根据本发明的第二实施例，除了根据本发明的第一实施例所得到的效果的外，还可能得到减小栅图案内的接触电阻的效果。
图14为图示根据本发明第二实施例的半导体器件的栅图案的横截面图。
如图14所示，半导体器件的栅图案包括提供有沟槽212的衬底210；栅绝缘层214，形成在包括沟槽212的衬底210之上；埋入沟槽212的第一栅电极层216A，其不突出于暴露在没有形成沟槽212的衬底210之上的栅绝缘层214之上，并且具有凹陷到预定高度(H)的预定部分；及第二栅电极层220A，形成在凹陷的第一栅电极层216A之上，并且与第一栅电极层216A一起形成栅图案224。
根据本发明第二实施例的图14所示的半导体器件的栅图案与根据本发明第一实施例的图8到图11所示的工艺几乎相同。但是，只有通过使用蚀刻停止层218作为蚀刻掩模而执行蚀刻工艺以将第一栅电极层216A的某个部分凹陷到预定高度(H)与本发明的第一实施例不同。因此，将省略关于在上述凹陷工艺之前所执行的相同工艺的说明。
如上所述，根据本发明，通过使埋入在衬底内的沟槽中的第一栅电极层不突出于没有形成沟槽的衬底的上部之上，可能减小栅图案的一般高度。因此，在形成具有凹陷结构的栅图案期间，可能减小栅图案之间的空间纵横比。由于减小的纵横比，所以也可以改善埋在栅图案之间的层间绝缘层的空隙填充特性，和连接塞材料的空隙填充特性。
此外，由于栅图案的高度降低，可以减小由栅图案和源/漏接触塞之间或栅图案之间的重叠所产生的寄生电容。因此，在DRAM器件的情形下，不仅可得到电阻-电容的延迟减小的效果，还可得到改善感测容限和保留特性的效果。
本申请书包含涉及2005年8月25日向韩国专利局提交的韩国专利申请NO.KR 2005-0078287的主题，所述专利申请的所有内容通过引用结合于此。
本发明已对于某些特定实施例进行了详细说明，对那些本领域技术人员明显的是，在不背离如以下权利要求所限定的本发明的精神和范围的情况下，可进行各种修改和改型。
权利要求
1.一种半导体器件的栅图案，包括具有沟槽的衬底；栅绝缘层，形成在具有所述沟槽的所述衬底之上；埋入所述沟槽的第一栅电极层，其不突出于设置在没有形成所述沟槽的所述衬底之上的所述栅绝缘层上；及第二栅电极层，形成在所述第一栅电极层之上，而且具有与所述第一栅电极层接触的预定部分。
2.如权利要求1的栅图案，其中所述第一栅电极层在所述第一栅电极层和所述第二栅电极层之间的接触区凹陷到预定深度，使得所述第一栅电极层接触所述第二栅电极层。
3.如权利要求2的栅图案，其中在所述第一栅电极层和所述第二栅电极层之间的接触区的宽度比所述第一栅电极层的宽度小约5nm到约10nm的尺寸范围。
4.如权利要求3的栅图案，其中所述第一栅电极层包括多晶硅和多晶-SixGe1-x中之一，其中x表示原子比，范围从约0.01到约0.99。
5.如权利要求1的栅图案，其中所述第二栅电极层包括金属层和硅化物层中之一。
6.如权利要求5的栅图案，其中所述第二栅电极层包括从由WSix、TiSix、NiSix、CoSix、TaSix、MoSix、HfSix、ZrSix、PtSix、W/WN、W/W-Si-N/WSix、W/TiN/TiSix、W/Ti-Si-N/TiSix、Ti-Si-N、Ti-Al-N、Ta-Si-N、MoN、HfN、TaN和TiN所构成的组中选择的一个，其中x表示原子比，范围从约1.0到约3.0。
7.如权利要求1的栅图案，还包括蚀刻停止层，其形成于设置在没有形成所述沟槽的所述衬底之上的所述栅绝缘层之上，并且延伸在所述第一栅电极层不接触所述第二栅电极层的部分之上。
8.如权利要求7的栅图案，其中所述蚀刻停止层包括从由基于氧化物的材料、基于氮化物的材料和两者的组合所构成的组中选择的一个。
9.如权利要求8的栅图案，其中所述基于氧化物的材料是从由SiO2、SiOxNy、HfO2、HfSixOy和HfSixOyNz所构成的组中选择的一个，其中x、y和z表示原子比，范围约从0.1到约3.0，而所述基于氮化物的材料包括氮化硅(Si3N4)。
10.如权利要求7的栅图案，其中所述栅绝缘层包括从由SiO2、SiOxNy、HfO2、HfSixOy和HfSixOyNz所构成的组中选择的一个，其中x、y和z表示原子比，范围约从0.1到约3.0。
11.如权利要求7的栅图案，还包括形成在所述第二栅电极层上的硬掩模。
12.一种用于制造半导体器件的栅图案的方法，其包括制备包括沟槽的衬底；在包括所述沟槽的所述衬底之上形成栅绝缘层；形成埋入所述沟槽的第一栅电极层，其不突出于设置在没有形成所述沟槽的所述衬底之上的所述栅绝缘层上；及在所述第一栅电极层之上形成第二栅电极层，使所述第二栅电极层的预定部分与所述第一栅电极层接触。
13.如权利要求12的方法，其中埋入所述沟槽的所述第一栅电极层的形成包括在所述栅绝缘层之上形成所述第一栅电极层，以填充所述沟槽；及通过回蚀刻工艺和化学机械抛光(CMP)工艺之一将所述第一栅电极层蚀刻直到设置在没有形成所述沟槽的所述衬底之上的所述栅绝缘层的上部。
14.如权利要求13的方法，在将所述第一栅电极层蚀刻直到设置在没有形成所述沟槽的所述衬底之上的所述栅绝缘层的上部之后，还包括使所述第一栅电极层对应所述第一栅电极层接触所述第二栅电极层的接触区的部分凹陷到预定深度。
15.如权利要求14的方法，其中所述接触区具有比所述第一栅电极层小约5nm到约10nm的尺寸范围的宽度。
16.如权利要求12的方法，在形成所述第一栅电极层后，还包括在所述第一栅电极层和所述栅绝缘层之上形成蚀刻停止层；及通过蚀刻所述蚀刻停止层的预定部分，暴露所述第一栅电极层的预定部分。
17.如权利要求16的方法，其中所述蚀刻停止层包括从由基于氧化物的材料、基于氮化物的材料和两者的组合所构成的组中选择的一个。
18.如权利要求17的方法，其中所述基于氧化物的材料是从由SiO2、SiOxNy、HfO2、HfSixOy和HfSixOyNz所构成的组中选择的一个，其中x、y和z表示原子比，范围从约0.1到约3.0，而所述基于氮化物的材料使用Si3N4形成。
19.如权利要求18的方法，其中所述第一栅电极层包括多晶硅和多晶-SixGe1-x中的一个，其中x表示原子比，范围从约0.01到约0.99。
20.如权利要求12的方法，其中所述第二栅电极层包括所述金属层和所述硅化物层中的一个。
21.如权利要求20的方法，其中所述第二栅电极层包括从由WSix、TiSix、NiSix、CoSix、TaSix、MoSix、HfSix、ZrSix、PtSix、W/WN、W/W-Si-N/WSix、W/TiN/TiSix、W/Ti-Si-N/TiSix、Ti-Si-N、Ti-Al-N、Ta-Si-N、MoN、HfN、TaN和TiN所构成组中选择的一个，其中x表示原子比，范围从约1.0到约3.0。
22.如权利要求21的方法，其中所述第二栅电极层的形成包括在所述第一栅电极层和所述蚀刻停止层之上形成所述第二栅电极层；及蚀刻所述第二栅电极层的预定部分。
23.如权利要求22的方法，其中对所述第二栅电极层的预定部分的蚀刻使用硬掩模方案。
24.如权利要求21的方法，其中所述栅绝缘层包括从由SiO2、SiOxNy、HfO2、HfSixOy和HfSixOyNz所构成的组中选择的一个，其中x、y和z表示原子比，范围从约0.1到约3.0。
全文摘要
提供一种半导体器件的栅图案及其制造方法。该栅图案包括具有沟槽的衬底、栅绝缘层、第一栅电极层以及第二栅电极层。栅绝缘层形成在具有沟槽的衬底之上。第一栅电极层埋入沟槽，其不突出于栅绝缘层上。第二栅电极层形成在第一栅电极层之上，而且具有与第一栅电极层接触的预定部分。
文档编号H01L21/336GK1921144SQ20061007892
公开日2007年2月28日 申请日期2006年4月27日 优先权日2005年8月25日
发明者林宽容, 全润奭, 金贤贞, 成敏圭 申请人:海力士半导体有限公司