专利名称：集成电路芯片、半导体结构及其制作方法
技术领域：
本发明涉及一种半导体结构及其制作方法，特别涉及一种在同一半导体基底上一体地形成镶嵌栅极结构以及电阻元件的半导体结构及其制作方法。
背景技术：
射频强化元件需要具有较低薄膜电阻(sheet resistance)的栅极的金属氧化物半导体(MOS)晶体管。这些元件一般使用频率范围约在900MHz～2GHz之间，以获得射频强化放大器应用的较宽广频率范围，例如手机听筒及电信基站。具有较低薄膜电阻的栅极元件有助于提供那些元件运作时所需的较大的输出功率。镶嵌栅极结构广泛使用在上述射频元件中以降低栅极薄膜电阻。该镶嵌栅极结构具有上表面比底部表面宽的T型结构。具有较宽广的上表面有助于降低栅极结构的薄膜电阻。一种集成电路(IC)可同时包括射频元件以及其它用来使电路正常运作的电子元件。这些电子元件相对于射频元件需要有较高的电阻。例如，在IC芯片上的一个或多个有源区域的相互连接处一般而言需要较高的电阻。这种矛盾的电阻需求在IC制造业是一大挑战。
因此，较适合的半导体制造技术是借由在半导体基底上一体地形成具有低薄膜电阻的镶嵌栅极结构以及具有高电阻的电阻元件的制作方法。
发明内容
有鉴于此，本发明的目的在于提供一种半导体结构、集成电路芯片及其制作方法，能够在同一半导体基底上一体地形成镶嵌栅极结构以及电阻元件。
为了实现上述目的，本发明提供一种半导体结构，包括第一介电层，具有第一开口以及第二开口，并且形成在该半导体基底上；至少一个侧壁间隙物，形成在该第一开口内壁上，其中该第一开口暴露部分半导体基底；覆盖层，形成在该第二开口的内壁以及底部表面上；镶嵌栅极结构，由所述侧壁间隙物围绕形成于该第一开口内；电阻元件，形成于该第二开口的该覆盖层上。该覆盖层允许该电阻元件的深度比该镶嵌栅极结构的深度浅。
本发明上述的半导体结构，其中该覆盖层允许该电阻元件的宽度比该第一介电层的该第二开口的宽度窄，并且该镶嵌栅极结构的上表面比该电阻元件的上表面宽。
本发明上述的半导体结构，其中该第一开口暴露该半导体基底的有源区域，并且该第二开口暴露下方的该隔离结构。
为了实现上述目的，本发明还提供一种集成电路芯片，其具有内部结构，包括隔离结构，在半导体基底；第一介电层，具有暴露该半导体基底的有源区域的第一开口，以及暴露该隔离结构的第二开口；至少一个侧壁间隙物，在该第一开口内壁；覆盖层，在该第二开口内壁以及底部表面上；镶嵌栅极结构，由该第一开口内的所述侧壁间隙物围绕；以及电阻元件，形成于该第二开口内的该覆盖层上，该电阻元件的上表面比该镶嵌栅极结构的上表面窄；其中该覆盖层允许该电阻元件的深度比该镶嵌栅极结构的深度浅，以增加该电阻元件相对于该镶嵌栅极结构的电阻。
本发明上述的集成电路芯片，其中该镶嵌栅极结构包含堆叠在该第一开口内半导体基底的该暴露有源区域上所形成的半导体介电层上方的T型多晶硅结构。
本发明上述的集成电路芯片，其中该T型多晶硅结构的上表面比该T型多晶硅与该栅介电层所形成的底部界面宽。
为了实现上述目的，本发明还提供一种半导体结构的制作方法，适用于在半导体基底上一体地形成镶嵌栅极结构以及电阻元件，包括在该半导体基底上形成具有第一开口以及第二开口的第一介电层；在该第一开口内壁形成至少一个侧壁间隙物；在该第二开口的内壁及底部表面形成覆盖层；以该第一开口内的该侧壁间隙物围绕而形成镶嵌栅极结构，以及在该第二开口的该覆盖层上形成电阻元件，从而使该覆盖层允许该电阻元件的深度比该镶嵌栅极结构的深度浅。
本发明上述的半导体结构的制作方法，其中形成该侧壁间隙物的步骤，还包括在第一介电层上沉积第二介电层并且使该第二介电层覆盖该第一开口与该第二开口。
本发明上述的半导体结构的制作方法，其中形成该镶嵌栅极结构以及该电阻元件的步骤，还包含在该第一开口、该第二开口上方沉积多晶硅层。
本发明借由调整覆盖层的厚度，使定义电阻元件的宽度以及厚度更具有弹性。所述制作方法允许电阻元件具有更低于公知光刻技术分辨率的宽度。该制作方法是可实施并且能与低电阻镶嵌栅极元件共存。最后，该制作方法也预期在硅主体或绝缘体上硅(SOI)制作技术上制作金属镶嵌栅极元件的应用。
图1～图5为不同的半导体工艺步骤的半导体结构剖面图，借以说明依据本发明实施例的半导体的工艺方法。
其中，附图标记说明如下100～半导体结构； 102～半导体基底；104～有源区域；106～隔离结构；108～第一介电层；110～第一开口；112～第二开口；200～半导体结构；202～第二介电层；204～光阻层； 206～光阻元件； 300～半导体结构；302～侧壁间隙物； 304～覆盖层；400～半导体结构；402～栅介电层；404～多晶硅层； 500～半导体结构；502～电阻元件；504～镶嵌栅极结构。
具体实施例方式
接下来，说明本发明的半导体结构的操作及其制作方法，并参照附图以及具体实施例的描述说明本发明的目的及优点。
图1显示半导体工艺步骤中半导体结构100的剖面图，用以说明依据本发明具体实施例的半导体的制作方法。如图1所示，在半导体基底102上，形成至少一个有源区域104以及至少一个隔离结构106。该隔离结构106可以是浅沟道隔离(Shallow Trench Isolation；STI)结构或局部硅氧化层(LOCOS)结构。在所述半导体基底102上的有源区域104以及隔离结构106上方形成第一介电层108。该第一介电层108的厚度由适当的工艺参数、所需的晶体管性能以及制作何种电子元件等因素决定。该第一介电层108实质上可以由二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧硅化物(SiON)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)为材料制成，并且以化学气相沉积法(CVD)、低压化学气相沉积法(LPCVD)或等离子体增强化学气相沉积法(PECVD)制作。使用一般熟悉的光刻蚀刻工艺选择性地移除一个或多个部分的所述第一介电层108以形成第一开口110以及第二开口112。该第一开口110暴露出一部分的有源区域104，而第二开口112暴露出一部分的隔离结构106。
所述半导体结构100进一步制作以形成如图2所显示的半导体结构200的剖面图。在整个半导体结构200的表面沉积并且覆盖第二介电层202。该第二介电层202基本上可以由二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧硅化物(SiON)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)为材料制成，并且以化学气相沉积法(CVD)、低压化学气相沉积法(LPCVD)或等离子体增强化学气相沉积法(PECVD)制作。在所述半导体结构200的整个表面上涂布一种感光材料层，例如光阻层204。接着，使用光刻技术曝光并且移除所述光阻层204的选择区域。例如，图案化光阻元件206以覆盖在第二开口112内的一部分第二介电层202。以蚀刻步骤移除第二介电层202时，借由未移除的光阻元件206保护部分的第二介电层202。该光阻元件206的材料可以是具有阻挡蚀刻第二介电层202的蚀刻液能力的材料，因此可在第二开口112中的第二介电层202上方制作保护阻挡层。
如图2所显示的半导体结构200还进一步制作形成如图3所示的半导体结构300的剖面图。选择各向异性蚀刻从所述第一介电层108的水平表面上移除第二介电层202(如图2所示)，而在第一开口110内壁残留少量第二介电层202。该残留部分可以定义为侧壁间隙物302。接着移除如图2所示的光阻元件206以暴露第二开口112内的第二介电层202的衬垫层。该第二介电层202衬垫层可称为覆盖层304。
在完成上面所述的工艺步骤后，图3所显示的半导体结构300还进一步制作以形成图4中所示的半导体结构400的剖面图。在第一开口110内暴露的半导体基底102表面上形成栅介电层402。在所述半导体结构400整个表面上设置多晶硅层404，其中该多晶硅层404可视为导电层。接着以平坦化步骤，例如化学机械研磨法(Chemical Mechanical Polish；CMP)或回蚀法(EtchBack)，完成平坦化所述多晶硅层404的表面。完成上述平坦化步骤后形成图5所显示的半导体结构500的剖面图。请参阅图5，其中所显示的半导体结构500包括由第一介电层108内的第一开口110中的侧壁间隙物302所围绕的镶嵌栅极结构504。所述侧壁间隙物302的底部较顶部宽，使该镶嵌栅极结构504成为一个T型的多晶硅结构。电阻元件502形成于所述覆盖层304上，其中该覆盖层304形成于所述第二开口112的内壁及底部表面上。由于硅晶核的性质，该覆盖层304允许电阻元件502的深度比镶嵌栅极结构504的深度浅，以增加该电阻元件502相对于镶嵌栅极结构504的电阻。该覆盖层304也可允许电阻元件502的宽度比第一介电层108内的第二开口112的宽度窄，其中所述宽度的最小尺寸受限于光刻技术的分辨率。因此，该电阻元件502的上表面可以比镶嵌栅极结构504的上表面窄。上述设计有助于增加电阻元件502相对于镶嵌栅极结构504的薄膜电阻值。在这个实施例中，电阻元件502制作于所述隔离结构106上方，并且以覆盖层304接触隔离结构106。然而，值得一提的是在另一实例中，该电阻元件502也可以形成于覆盖层304以及隔离结构106并未接触的区域。
本发明提供一种在同一半导体基底上，一体地形成低薄膜电阻的栅极及高电阻的电阻元件的制作方法。本发明优点包括借由调整覆盖层304的厚度，使定义电阻元件502的宽度以及厚度更具有弹性。所述制作方法允许电阻元件502具有更低于公知光刻技术分辨率的宽度。该制作方法是可实施并且能与低电阻镶嵌栅极元件共存。最后，该制作方法也预期在硅主体或绝缘体上硅(SOI)制作技术上制作金属镶嵌栅极元件的应用。
上述说明提供许多不同实施例或为执行本发明不同特征的实施例，并且描述构成要素的具体实施例以及工艺以有助于了解本发明。当然，以上的说明仅为本发明实施例并不限制所附的权利要求书的范围。
虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，任何熟悉该技术的人，在不脱离本发明的精神和范围内，可以作出的变化与修改，因此本发明的保护范围应当以所附的权利要求书所界定范围为准。
权利要求
1.一种半导体结构，包括第一介电层，具有第一开口以及第二开口，并且设置于半导体基板上；至少一个侧壁间隙物，在该第一开口内壁；覆盖层，在该第二开口的内壁及底部表面上；隔离结构，形成于该半导体基底上的该覆盖层下方；镶嵌栅极结构，由该第一开口的所述侧壁间隙物围绕；以及电阻元件，形成于该第二开口内的该覆盖层上；其中该覆盖层允许该电阻元件的深度比该镶嵌栅极结构的深度浅，以增加该电阻元件相对于该镶嵌栅极结构的电阻。
2.如权利要求1所述的半导体结构，其中该覆盖层允许该电阻元件的宽度比该第一介电层的该第二开口的宽度窄，并且该镶嵌栅极结构的上表面比该电阻元件的上表面宽。
3.如权利要求2所述的半导体结构，其中该第一开口暴露该半导体基底的有源区域，并且该第二开口暴露下方的该隔离结构。
4.一种集成电路芯片，具有内部结构，包括隔离结构，在半导体基底上；第一介电层，具有暴露该半导体基底的有源区域的第一开口，以及暴露该隔离结构的第二开口；至少一个侧壁间隙物，在该第一开口内壁；覆盖层，在该第二开口的内壁及底部表面上；镶嵌栅极结构，由该第一开口内的所述侧壁间隙物围绕；以及电阻元件，形成在该第二开口内的该覆盖层上，该电阻元件的上表面比该镶嵌栅极结构的上表面窄；其中该覆盖层允许该电阻元件的深度比该镶嵌栅极结构的深度浅，以增加该电阻元件相对于该镶嵌栅极结构的电阻。
5.如权利要求4所述的集成电路芯片，其中该镶嵌栅极结构包含堆叠在该第一开口内半导体基底的该暴露有源区域上所形成的半导体介电层上方的T型多晶硅结构。
6.如权利要求4所述的集成电路芯片，其中该T型多晶硅结构的上表面比该T型多晶硅与该栅介电层所形成的底部界面宽。
7.一种半导体结构的制作方法，适用于在半导体基底上一体地形成镶嵌栅极结构以及电阻元件，包括在该半导体基底上形成具有第一开口以及第二开口的第一介电层；在该第一开口内壁形成至少一个侧壁间隙物；在该第二开口的内壁及底部表面形成覆盖层；以该第一开口内的该侧壁间隙物围绕而形成镶嵌栅极结构，以及在该第二开口的该覆盖层上形成电阻元件，从而使该覆盖层允许该电阻元件的深度比该镶嵌栅极结构浅。
8.如权利要求7所述的半导体结构的制作方法，其中形成该侧壁间隙物的步骤，还包括在第一介电层上沉积第二介电层并且使该第二介电层覆盖该第一开口与该第二开口。
9.如权利要求7所述的半导体结构的制作方法，其中形成该镶嵌栅极结构以及该电阻元件的步骤，还包含在该第一开口、该第二开口上方沉积多晶硅层。
全文摘要
本发明公开一种集成电路芯片、半导体结构及其制作方法，能够在半导体基底上一体地形成镶嵌栅极结构以及电阻元件。该半导体结构包括第一介电层，在半导体基底上形成有第一开口以及第二开口；至少一个侧壁间隙物，形成于该第一开口内部侧边上，其中第一开口暴露部分半导体基底；覆盖层，形成于该第二开口的内壁及底部表面上；镶嵌栅极结构，由该第一开口的所述侧壁间隙物围绕；电阻元件，形成于该第二开口的该覆盖层上。该覆盖层允许该电阻元件的深度比该镶嵌栅极结构的深度浅。本发明借由调整覆盖层的厚度，使定义电阻元件的宽度以及厚度更具有弹性。所述制作方法允许电阻元件具有更低于公知光刻技术分辨率的宽度。
文档编号H01L21/822GK1971915SQ20061008184
公开日2007年5月30日 申请日期2006年5月12日 优先权日2005年11月21日
发明者郑钧隆, 郑光茗, 庄学理 申请人:台湾积体电路制造股份有限公司