专利名称：闪存装置和用于制造该闪存装置的方法
技术领域：
本发明涉及半导体存储装置。更特别地，本发明涉及闪存装置及其制造方法，其保护浮栅和控制栅的侧壁并防止源区的有源区的凹陷以便改进装置的电特性和可靠性。
背景技术：
最近，具有SONOS(多晶硅/氧化物/氮化物/氧化物/半导体)结构的非易失性存储器受到了广泛关注，在于其能够加强属于其他非易失性存储装置的一些问题。
这是因为上部氧化物层，即顶部氧化物，可以作为到与氮化物层的界面中的高度集中陷阱(trap)的供给者，也作为针对移动经过栅的电荷的潜在障碍物。
因此，即使维持存储器窗口的尺寸，栅绝缘层(例如氮化物层)的厚度可更薄。因此，具有高效率的非易失性存储装置可由于用于写和擦除的低可编程电压来制造。
商用闪存装置可分为叠层栅快闪单元装置，其包括控制栅和浮栅；以及SONOS快闪单元装置，其具有单个栅和叠层栅电介质材料(例如，氧化物/氮化物/氧化物(ONO)结构)。
通过使用由局部电场引起的控制栅的接通阈电压的移位来对叠层栅快闪单元装置进行编程和擦除，该局部电场由通过热载流子注射而注入到浮栅区中的热载流子所引起。
同样，SONOS快闪单元装置通过使用从在ONO区的氮化物层与氧化物层之间的界面所注入的热载流子陷阱或者起到叠层栅快闪单元装置的浮栅作用的氮化物层的缺陷点来编程。
编程和擦除由栅的移位接通阈电压所控制。
对这种闪存装置工作特性的主要影响问题是如何能够最大化对于装置编程有影响的热载流子注入效应。
特别是，由于广泛开发低功率消耗装置，以上装置特性变得重要。
在NOR型闪存装置的制造方法中，可有其中将两个闪存装置的源区相连接的工艺步骤。对于此工艺，可有如下工艺步骤，其中从在两个闪存装置之间的浅沟槽隔离(STI)结构中移除隔离材料，而且通过到移除STI结构的区中的离子注入来形成公共源。
现在，下文将参考附图详细描述一种制造传统闪存装置的方法。
图1A至图1C是示出了传统闪存装置的主要阶段的横截面视图。
每一附图的左图描述了有源区，而每一附图的右图描述了在有源区和装置隔离区之间的界面区。
如图1A所示，装置隔离层12形成于限定为有源区和装置隔离区的半导体衬底11的装置隔离区上。
随后，隧道氧化物层13形成于半导体衬底11的有源区上，然后浮栅14、栅绝缘层15和控制栅16在其上依序地形成。
浮栅14和控制栅16按如下描述形成。
首先，用于浮栅的第一多晶硅层在隧道氧化物层13上形成至大约2500的厚度。
随后，栅绝缘层15形成于第一多晶硅层上。栅绝缘层15可具有氧化物层/氮化物层/氧化物层(ONO)结构。
为了形成具有ONO结构的栅绝缘层15，通过对第一多晶硅层的热氧化形成第一氧化物层，氮化硅层可通过热氮化物形成工艺形成于第一氧化物层上，且可通过另一热氧化物形成工艺在其上形成第二氧化物层。
随后，用于控制栅的第二多晶硅层在栅绝缘层15上形成至大约2500的厚度。然后，通过使用光(photo)和蚀刻工艺对第二多晶硅层、栅绝缘层15和第一多晶硅层进行选择性蚀刻来形成控制栅16和浮栅14。
如图1B所示，通过在包括浮栅14和控制栅16的半导体衬底11的整个表面上涂敷光致抗蚀剂、并通过曝光和显影工艺图案化来形成光致抗蚀剂图案17以便限定源区。
随后，等离子体蚀刻装置隔离层12，由此使用图案化的光致抗蚀剂17作为掩模来暴露源区。也就是，为了暴露源区，装置隔离层12(以及在达到它可以暴露的程度时还有隧道氧化物层13)通过等离子体蚀刻工艺来移除。
如图1C所示，光致抗蚀剂17被移除。虽然未示出后续工艺，但是源/漏区形成于半导体衬底11的有源区上。
然而，在如上描述的闪存装置的传统制造方法中存在缺点。
即在该工艺中，浮栅和控制栅用作蚀刻停止层。作为结果，在浮栅下的有源区和隧道氧化物层可暴露于等离子体损伤。另外，在浮栅的延长线上的有源区A被蚀刻，因此边缘可变得锋利。如果施加电压到有源区A，电场可能聚集以致产生漏电流，因此装置的可靠性可能恶化。
在“背景技术”部分所描述的以上信息仅用于增进对本发明背景的理解，因而上述信息可能包括不形成可能在本国或其他国家中已经为本领域技术人员所知的现有技术知识或其他形式的信息。
发明内容
本发明着力于提供一种闪存装置及其制造方法，其具有保护浮栅和控制栅的侧壁且防止源区的有源区凹陷以改善电特性的优点。
本发明的示例性实施例提供了一种制造闪存装置的方法，包括在半导体衬底的有源区中形成隧道氧化物层，该半导体衬底进一步包括在装置隔离区中的隔离层；依次在隧道氧化物层上形成浮栅、栅绝缘层和控制栅；在浮栅和控制栅的侧部上形成绝缘侧壁；在半导体衬底上面形成光致抗蚀剂图案；通过使用光致抗蚀剂图案作为蚀刻掩模选择性地移除隧道氧化物层和装置隔离层来暴露闪存装置的源区；以及将杂质离子注入到源区中。
本发明的另一个实施例提供了一种闪存装置，包括具有有源区和装置隔离区的半导体衬底；在装置隔离区中的隔离层；在半导体衬底的有源区中的隧道氧化物层、浮栅、栅绝缘层和控制栅；在浮栅和控制栅上的绝缘侧壁间隔物；以及在有源区和装置隔离区的预定部分中的公共源区。
绝缘侧壁可包括单层或层的组合且可包括氧化物层和/或氮化硅层。
绝缘侧壁可以具有间隔物形状并可以通过沉积一个或多个绝缘层和各向异性地蚀刻绝缘层(例如，通过执行回蚀工艺)来形成。当绝缘侧壁间隔物包括层的组合时，组合层的氧化物层和氮化硅层中的每一个可以具有180-220的厚度。
图1A至图1C是示出了传统闪存装置的主要阶段的横截面视图。
图2A至图2D是示出了根据本发明示例性实施例的闪存装置的主要阶段的横截面图。
具体实施例方式
现在将参考附图在下文中更全面地描述本发明，附图中示出了本发明的优选实施例。如本领域技术人员所认识，描述的实施例可以各种不同方法修改，而所有修改都不背离本发明的精神或范围。
在附图中，为了清楚而夸大了层、膜、板、区等的厚度。在整个说明书中相似的参考数字指明相似的元件。应理解当提到例如层、膜、区或衬底的元件在另一元件“上”时，该元件可直接在其他元件上或可能还有其他插入元件出现。相反，当提到一个元件“直接在”另一元件“上”时，没有插入元件存在。另外，衬底的“区”通常涉及由特定属性或功能所限定的衬底的区，而且包括在衬底的表面下方、表面处和/或表面上方的相应垂直空间。
下文将参考附图详细描述本发明的示例性实施例。
图2A至图2D是示出了根据本发明示例性实施例的闪存装置的主要阶段的横截面视图。
每一附图的左图描述了有源区，而每一附图的右图描述了在有源区和装置隔离区之间的界面区。
如图2A所示，装置隔离层22(例如STI结构)形成于包括有源区和装置隔离区的半导体衬底21的装置隔离区中。自然地，装置隔离层22还可包括LOCOS结构(由硅的局部氧化形成)或者STI和LOCOS结构的组合。另外，衬底可以包括单个晶体硅晶片，其上可进一步包括一个或多个外延硅或硅锗层。
随后，隧道氧化物层23形成于半导体衬底21的有源区上，然后浮栅24、栅绝缘层25和控制栅26在其上顺序地形成。浮栅24和控制栅26按以下所述形成。
首先，用于浮栅的第一多晶硅层在隧道氧化物层23上形成至大约2500的厚度。随后，栅绝缘层25形成于第一多晶硅层上。栅绝缘层25可以具有氧化物层/氮化物层/氧化物层(ONO)结构，或者可以简单地本质上包括氧化物层(例如，热生长的二氧化硅或由传统沉积工艺如LP-CVD、HDP-CVD、TEOS热分解等形成的二氧化硅)。为了形成具有ONO结构的栅绝缘层25，通过第一多晶硅层的热氧化形成第一氧化物层，通过氮化物形成热工艺在第一氧化物层上形成氮化硅层，而且通过另一用于形成氧化物的热工艺在其上形成第二氧化物层。随后，用于控制栅的第二多晶硅层在栅绝缘层25上形成至也大约2500的厚度。然后，通过使用光刻和蚀刻工艺对第二多晶硅层、栅绝缘层25和第一多晶硅层选择性蚀刻来形成控制栅26和浮栅24。替换地，为了改进浮栅24和控制栅26之间的耦合，浮栅24可以在形成栅绝缘层25前加以图案化，然后第二多晶硅层可保形地(conformally)沉积在其上而且分别地图案化以形成与浮栅24的侧壁交迭的控制栅26。
如图2B所示，用于形成间隔物的绝缘层27a形成于包括浮栅24和控制栅26的半导体衬底21的整个表面上。
绝缘层27a侧壁可以包括单层或者含氧化物层和/或氮化硅层的层组合。单绝缘层27a(例如，本质上包括二氧化硅或氮化硅)可以具有300-500优选为350-450的厚度。当绝缘层27a本质上包括双层(bilayer)时，氧化物层和氮化硅层中的每一个可以具有180-220的厚度。这时，氧化物层和氮化物层的厚度可根据装置的特性而变化。上述厚度是在考虑了一般的闪存装置中单元之间的间隔和工艺裕度之后确定的值。
如图2C所示，绝缘层27a被各向异性地蚀刻(例如通过回蚀工艺)以在浮栅24和控制栅26的侧部形成绝缘侧壁间隔物27。
随后，光致抗蚀剂28涂敷在包括绝缘侧壁间隔物27的半导体衬底21上，并通过曝光和显影工艺(例如，光刻)来图案化以限定源/漏区(更特别地，公共源区)。
随后，暴露的隧道氧化物层23和下面的装置隔离层22被选择性地等离子体蚀刻，由此使用图案化的光致抗蚀剂28作为掩模来暴露源区。即为了暴露源区，邻近于浮栅24(但在其下方)的隧道氧化物层23和装置隔离层22通过等离子体蚀刻工艺而移除。
在等离子体蚀刻工艺中，在浮栅24和控制栅26侧部上的绝缘侧壁间隔物27压制、抑制或防止邻近于浮栅24和/或在浮栅24下面的有源区的凹陷。结果，在绝缘侧壁间隔物27下的装置隔离层22的一部分可保留。
另外，由于绝缘侧壁间隔物27的存在，隧道氧化物层23可具有比浮栅24和控制栅26大的宽度。
如图2D所示，光致抗蚀剂28被移除。虽然未示出后续工艺，但是在半导体衬底21的有源区中形成源/漏区，其包括至少部分地在移除的装置隔离结构22下面的区中的公共源区。
该闪存装置及其制造方法可以具有下面的效果。
在浮栅和控制栅的侧壁上形成绝缘侧壁间隔物之后，执行等离子体蚀刻工艺以暴露有源区(例如对于公共源)，因此邻近于浮栅的有源区的任何凹陷可得以减少、最小化或防止，而且对浮栅24和/或控制栅26下面的有源区的损坏可最小化。因而装置的电特性和/或可靠性可得以改善。
尽管已经与目前认为是实用的示例性实施例有关地描述了本发明，但是应该理解本发明不局限于所公开的实施例，而是相反地，本发明旨在覆盖在所附权利要求的精神和范围内包括的不同修改和等效布局。
权利要求
1.一种用于制造闪存装置的方法，包括在半导体衬底的有源区中形成隧道氧化物层，所述半导体衬底进一步包括其中具有隔离层的装置隔离区；在所述隧道氧化物层上形成浮栅、栅绝缘层和控制栅；在所述浮栅和所述控制栅的侧部上形成绝缘侧壁间隔物；在所述半导体衬底的整个表面之上形成光致抗蚀剂图案；通过使用所述光致抗蚀剂图案作为蚀刻掩模选择性地移除所述隧道氧化物层和所述装置隔离层的部分来暴露源区；以及将杂质离子注入到所述源区中。
2.根据权利要求1的方法，其中所述绝缘侧壁间隔物包括单层或者层的组合。
3.根据权利要求2的方法，其中所述绝缘侧壁间隔物包括氧化物层和氮化硅层。
4.根据权利要求2的方法，其中形成所述绝缘侧壁间隔物包括在包括所述浮栅和所述控制栅的所述半导体衬底的整个表面上依次形成氧化物层和氮化硅层，并且各向异性地蚀刻所述氧化物层和所述氮化硅层。
5.根据权利要求3的方法，其中所述氧化物层和所述氮化硅层中的每一个具有180-220的厚度。
6.根据权利要求1的方法，其中形成所述光致抗蚀剂图案包括在包括所述绝缘侧壁间隔物的所述半导体衬底上涂敷光致抗蚀剂并且图案化所述光致抗蚀剂。
7.根据权利要求6的方法，其中所述光致抗蚀剂图案在所述隧道氧化物层和所述装置隔离层的部分移除之前形成。
8.根据权利要求6的方法，其中所述隧道氧化物层和所述装置隔离层通过使用所述图案化的光致抗蚀剂作为蚀刻掩模的等离子体蚀刻工艺来选择性地移除。
9.根据权利要求1的方法，其中将所述杂质离子注入到所述源区中使用所述光致抗蚀剂图案作为掩模。
10.根据权利要求1的方法，进一步包括在所述半导体衬底的装置隔离区中形成所述隔离层。
11.根据权利要求1的方法，其中所述隧道氧化物层具有比所述浮栅和所述控制栅的相应宽度大的宽度。
12.根据权利要求1的方法，进一步包括在所述绝缘侧壁间隔物下面的隔离层的一部分。
13.一种闪存装置，包括其中具有有源区和装置隔离区的半导体衬底；在所述装置隔离区中的隔离层；在所述半导体衬底的所述有源区中的隧道氧化物层、浮栅、栅绝缘层和控制栅；在所述浮栅和所述控制栅的侧壁处的绝缘侧壁间隔物；以及在所述装置隔离区和所述有源区的预定部分中的公共源区。
14.根据权利要求13的所述闪存装置，其中所述绝缘侧壁间隔物包括单层或层的组合。
15.根据权利要求14的所述闪存装置，其中所述绝缘侧壁间隔物包括氧化物层和氮化硅层。
16.根据权利要求15的所述闪存装置，其中所述氧化物层和所述氮化硅层中的每一个具有180-220的厚度。
17.根据权利要求13的所述闪存装置，其中所述隧道氧化物层具有比所述浮栅和所述控制栅的相应宽度大的宽度。
18.根据权利要求13的所述闪存装置，其中进一步包括在所述绝缘侧壁间隔物下面的隔离层的一部分。
全文摘要
提供了一种闪存装置及其制造方法，具有保护浮栅和控制栅的侧壁以及防止源区的有源区凹陷的优点。该方法包括在半导体衬底的有源区上形成隧道氧化物层；在隧道氧化物层上形成浮栅、栅绝缘层和控制栅；在浮栅和控制栅的侧部上形成绝缘侧壁间隔物；以及移除隧道氧化物层和装置隔离层中的至少部分以便暴露有源区。
文档编号H01L27/115GK1893030SQ20061009055
公开日2007年1月10日 申请日期2006年6月27日 优先权日2005年6月27日
发明者金荣实 申请人:东部电子株式会社