绝缘栅型半导体装置及其制造方法

专利名称：绝缘栅型半导体装置及其制造方法
技术领域：
本发明涉及绝缘栅型半导体装置及其制造方法，特别是涉及使装置的接通电阻的降低和引线接合时的不良得以改善的绝缘栅型半导体装置及其制造方法。
背景技术：
图9表示现有的半导体装置。图9(A)是剖面图，图9(B)是平面图。图9(A)是图9(B)的b-b线剖面图。
如图9(A)，在元件区域51设置例如槽结构的MOSFET52。即，在n+型硅半导体衬底31上设置由n-型外延层构成的漏极区域32，并在其表面设置p型沟道层34。形成贯通沟道层34、到达漏极区域32的槽37，将槽37的内壁由栅极氧化膜41包覆，由充填于槽37内的多晶硅构成栅极电极43。在与槽37邻接的沟道层34表面形成n+型源极区域45，在相邻的两个单元的源极区域45间的沟道层34表面设置p+型体区域44。栅极电极43由层间绝缘膜46覆盖。在表面设置与元件区域51连接的金属电极层47。
如图9(B)，金属电极层47构图为规定的形状，形成覆盖源极区域51整个面的源极电极47s及栅极焊盘电极47g等。源极电极47s与源极区域45及体区域44接触。另外，栅极焊盘电极47g经由保护二极管D等与元件区域51的栅极电极43连接。
在金属电极层47上设置成为保护膜的氮化膜50，将氮化膜50开口，固着接合引线60(例如参照专利文献1)。
接合引线60例如在覆盖元件区域51的源极电极47s上固着在4个位置，在栅极焊盘电极47g上固着在1个位置。
专利文献1日本特开2002-368218号公报(第5图)在MOSFET等绝缘栅型半导体装置中，接通电阻的降低构成提高特性的重要因素。接通电阻的降低采用各种方法，但例如降低与元件区域的整个面接触的金属电极层47(源极电极47s)的电阻值的成本较低，容易实施。具体地说，作为电阻值低的金属层，通常采用由铝合金构成的金属电极层47。
但是，在金属电极层47是铝合金的情况中下，若将金(Au)细线用作接合引线时，则会出现例如经过某一期间后，引起不良的问题。即，当在金属电极层47上直接固着Au球时，随时间的推移，在其界面Au和Al相互扩散，形成Au/Al共晶层。Au/Al共晶引起体积膨胀，此时的应力给层间绝缘膜46以压力。
当对层间绝缘膜46施加压力时，产生裂纹C(参照图9(A))，存在引起栅极-源极间的漏泄的问题。
另外，在期望进一步降低接通电阻的情况下，例如也考虑改变为铝合金层，采用电阻值更低的金属层。若不采用铝合金层，则也可以避免上述Al/Au共晶造成的裂纹C的产生。但是，铝合金可利用已有的喷溅装置，成本也低。另外，图案形成也容易，所以适合用作金属电极层47。因此，金属电极层47采用铝合金，通过加厚金属电极层47的膜厚，可进一步降低电阻值。
但是，加厚铝合金的膜厚也有限。即，在由低成本的湿式蚀刻进行铝合金的构图时，由于引起与深度方向的蚀刻量同等的边侧蚀刻，故使膜厚越厚，越要确保与相邻的图案(例如栅极焊盘电极47g和源极电极47s)的间隔距离。因此，存在与元件区域51或与栅极焊盘电极47g的图案配置超出必要地扩大，而存在芯片尺寸增大的问题。
另一方面，若采用干式蚀刻，则不会引起边侧蚀刻，但蚀刻装置价格高昂。另外，从作为蚀刻掩模的抗蚀膜和铝合金的蚀刻选择比的关系可知，可蚀刻的膜厚也有限。即，铝合金的干式蚀刻与抗蚀膜的选择比低，在蚀刻厚的铝合金时要残留的抗蚀膜也加速蚀刻，不能准确地形成掩模图案。只要加厚形成抗蚀膜即可，但由于此时的析像度劣化，故不适于微细图案。

发明内容
本发明是鉴于这样的课题而构成的，本发明第一方面提供绝缘栅型半导体装置，其包括设于半导体衬底上的绝缘栅型半导体元件区域；第一电极层，其至少包覆所述元件区域上，与该元件区域连接；绝缘膜，其包覆所述第一电极层的一部分；第二电极层，其覆盖所述第一电极层及所述绝缘膜上，与从该绝缘膜露出的所述第一电极层接触。
本发明第二方面提供绝缘栅型半导体装置，其包括设于半导体衬底上的绝缘栅型半导体元件区域；第一电极层，其至少包覆在所述元件区域上，与该元件区域连接；绝缘膜，其包覆所述第一电极层的一部分；第二电极层，其覆盖所述第一电极层及所述绝缘膜上，与从该绝缘膜露出的所述第一电极层接触；接合引线，其固着于所述绝缘膜上方的所述第二电极层。
本发明第三方面提供绝缘栅型半导体装置的制造方法，其具有在半导体衬底上形成绝缘栅型半导体元件区域的工序；形成至少包覆在所述元件区域上，与该元件区域连接的第一电极层的工序；形成包覆所述第一电极层的一部分的绝缘膜的工序；形成覆盖在所述第一电极层及所述绝缘膜上，与从该绝缘膜露出的所述第一电极层接触的第二电极层的工序。
其中，所述第一及第二电极层可以是以铝为主材料的金属层。并且，所述接合引线可以以金为主材料。
根据本发明，第一，利用配置于接合引线粘合区域的第一电极层和第二电极层间的绝缘膜，可以防止Au/Al共晶层的形成造成的层间绝缘膜的裂纹。即，即使在引起Au/Al共晶层的形成造成的体积膨胀的情况下，配置于第一电极层和第二电极层间的绝缘膜也可以抵挡体积膨胀产生的应力。因此，避免对层间绝缘膜作用压力，可防止层间绝缘膜的裂纹。
第二，可加厚形成金属电极层的总膜厚，可实现半导体装置的低接通电阻化。金属电极层由第一电极层和第二电极层构成，第一电极层形成考虑到了构图时(第一开口部形成时)的边侧蚀刻量的膜厚。而且，在第一电极层上，将第二电极层形成所希望的膜厚。第一开口部的开口宽度为元件区域上的源极电极和栅极焊盘电极的间隔距离，使图案形成，尽可能靠近。即，第一电极层为可形成第一开口部的限度的膜厚。第二电极层只要与第一电极层接触就足够，作为第二电极层的图案，不要求微细化。因此，由于抗蚀膜的析像度也没有那样要求，故可根据接通电阻值形成所希望的膜厚。
第三，由于可加厚形成元件区域上的合计的电极层的膜厚，故可将接合引线对元件区域的冲击缓和。


图1是本发明的半导体装置的剖面图；图2(A)、(B)是说明本发明的半导体装置的平面图；图3(A)、(B)是说明本发明的半导体装置的平面图；
图4是说明本发明的半导体装置的剖面图；图5(A)、(B)、(C)是说明本发明的半导体装置的制造方法的剖面图；图6是说明本发明的半导体装置的制造方法的剖面图；图7是说明本发明的半导体装置的制造方法的剖面图；图8是说明本发明的半导体装置的制造方法的剖面图；图9是说明现有的半导体装置的(A)剖面图，(B)平面图。
附图标记说明1 n+型硅半导体衬底2 n-型外延层(漏极区域)3 p+型区域4 沟道层8 沟槽11 栅极氧化膜13 栅极电极14 体区域15 元件区域16 层间绝缘膜17 第一电极层17s 第一源极电极17g 第一栅极焊盘电极18 第二电极层18s 第二源极电极18g 第二栅极焊盘电极20 元件区域21 第一氮化膜22 第二氮化膜25 MOSFET26 引线接合区域27 接合引线28 保护膜31 n+型硅半导体衬底
32 漏极区域33 p+型区域34 沟道层37 槽41 栅极氧化膜43 栅极电极44 体区域45 元件区域46 层间绝缘膜50 保护膜51 元件区域52 MOSFET60 接合引线具体实施方式
参照图1～图8详细说明本发明的实施例。另外，作为一例，说明在元件区域配置n沟道型MOSFET的情况。
图1表示本实施例的半导体装置的剖面图。
在元件区域20上构成MOSFET 25。另外，在本实施例中，以配置MOSFET 25的沟道层的形成区域为元件区域20。
在元件区域20上设置第一电极层17。第一电极层17为铝合金层，与元件区域20连接。第一电极层17如图，由第一开口部OP1分离成多个，由此，形成第一源极电极17s及第一栅极焊盘电极17g。
第一源极电极17s覆盖元件区域20上的整个面，与MOSFET 25的源极区域15连接。另外，第一栅极焊盘电极17g设于元件区域20外的例如芯片边角部分(コ一ナ部)的衬底表面。第一栅极焊盘电极17g经由保护二极管D等与MOSFET 25的栅极电极13连接。第一电极层17(第一源极电极17s及第一栅极焊盘电极17g)的膜厚d1大约为3μm左右。
在第一电极层17之上配置第一绝缘膜21。第一绝缘膜为氮化膜(下面称作第一氮化膜21)，其具有0.5μm～3μm(例如0.7μm)的膜厚。之后详细叙述，第一氮化膜21至少配置于接合引线27固着的区域(引线接合区域26)的下方，使第一电极层17的一部分露出。
第二电极层18覆盖在第一电极层17及第一氮化膜21上，与从第一氮化膜21露出的第一电极层17接触。第二电极层18例如也由铝合金构成，由开口宽度与第一开口部OP1不同的第二开口部OP2分离成多个。由此，形成与第一源极电极17s接触的第二源极电极18s、和与第一栅极焊盘电极17g接触的第二栅极焊盘电极18g。它们的膜厚d2例如为3μm左右。另外，该膜厚d2为一例，根据要求的接通电阻等、装置的特性适宜选择。
MOSFET 25上，在n+硅半导体衬底1上设置n-型半导体层(外延层)2，构成漏极区域，在其表面设置p型沟道层4。在沟道层4外周形成比沟道层4深的高浓度的p+型区域3，缓和沟道层4终端的耗尽层的曲率，抑制电场集中。
槽8贯通沟道层4，到达n-型半导体层2。通常在半导体衬底上以格子状或矩阵状进行图案形成。在槽8内壁设置栅极氧化膜11，为形成栅极电极13而埋设多晶硅。
栅极氧化膜11在至少与沟道层4相接的槽8内壁对应驱动电压设置数百的厚度。由于栅极氧化膜11为绝缘膜，故被设于槽8内的栅极电极13和半导体衬底夹着构成MOS结构。
栅极电极13为埋设于槽8内的导电材料。导电材料例如为多晶硅，在该多晶硅中，为谋求低电阻化，而导入有n型杂质。该栅极电极13通过由多晶硅的而形成的连结部(在此未图示)与保护二极管D连接，进而与栅极焊盘电极17g连接。
源极区域15是在与槽8邻接的沟道层4表面注入n+型杂质的扩散区域。另外，在邻接的源极区域15间的沟道层4表面及元件区域20端部的沟道层4表面设置作为p+型杂质的扩散区域即体区域14，使衬底的电位稳定化。
在栅极电极13上设置层间绝缘膜16。经由层间绝缘膜16间的接触孔，第一源极电极17s与源极区域15及体区域14接触。
第一栅极焊盘电极17g配置于保护脆弱的栅极氧化膜11不受过电压等破坏的保护二极管D上，与保护二极管D的一端连接。保护二极管D的一端与栅极电极13连接，保护二极管D的另一端与电压源极电极17s连接。
图2是图1的半导体装置的芯片平面图。图2(A)是表示第一电极层17及第一氮化膜21的图案的图，图2(B)是表示第二电极层18的图案的图。图2中，元件区域20由点划线表示。另外，图1相当于图2(B)的a-a线剖面。
如图2(A)，第一氮化膜21在第一电极层17上例如以岛状配置。即，在第一氮化膜21的周围，第一电极层17露出。
在图2(B)中，虚线表示第二电极层18下方的第一氮化膜21的图案，圆圈表示第二电极层18表面的引线焊接区域26。
例如图2(A)、(B)中，第一源极电极17s及第二源极电极18s至少覆盖在元件区域20上设置，确保多个引线焊接区域26。另一方面，第一栅极焊盘电极17g及第二栅极焊盘电极18g只要能够确保有关引线焊接区域26就足够。
而且，在本实施例中，在引线焊接区域26下方的第一金属层17上配置第一氮化膜21，使其至少与引线焊接区域26重叠。由此，可避免引线焊接时的不良。即，在对铝合金层接合Au引线时，形成Au/Al共晶层，引起体积膨胀，给予第一氮化膜21应力。第一氮化膜21多少受到结晶的翘曲及裂纹等损伤，但由此可防止应力传递到元件区域20上。由于第一氮化膜21不是为了元件区域20的电绝缘而设置的，故即使在结晶的翘曲及裂纹等膜质多少劣化的情况下，也不会影响装置。
由此，不会给予元件区域20的层间绝缘膜16应力，可防止层间绝缘膜16的裂纹C引起的短路。另外，例如第一电极层17具有与目前同等的膜厚的情况下，在此基础上，通过配置第二电极层18，谋求接通电阻的降低。
另外，第二电极层18的膜厚加厚对接通电阻的降低是有利的，另外，利用第二电极层18的厚度，也可以缓和引线焊接的冲击。
另外，Au/Al共晶层以引线焊接区域为中心形成。因此，第一氮化膜21若配置在第二电极层18和第一电极层17间的至少作为引线焊接区的下方的区域，则可将应力缓和。
再次参照图1，对第一开口部OP1及第二开口部OP2进行说明。
第二金属层18形成与第一金属层17大致相同的图案，但将第二源极电极18s和第二栅极焊盘电极18g分离的第二开口部OP2的开口宽度w2、与将第一源极电极17s和第一栅极焊盘电极17g分离的第一开口部OP1的开口宽度w1其大小不同。
具体地说，第一开口部OP1的开口宽度w1为与第一电极层17的膜厚同等的3μm。另外，第二开口部OP2的开口宽度w2比第一开口部OP1的开口宽度w1大，例如为30μm。
为降低MOSFET的接通电阻，最好加厚第一电极层17及第二电极层18的膜厚。但是，在通过湿式蚀刻对它们进行构图时，第一电极层17的膜厚由构图时(形成第一开口部OP1时)的边侧蚀刻量限制。即，由于引起与深度(厚度)方向同等量的边侧蚀刻，故当使第一电极层17的膜厚过厚时，第一开口部OP1的开口宽度w1增大。这意味着第一源极电极17s(元件区域20)和第一栅极焊盘电极17g的图案配置加宽到必要以上，构成阻碍芯片的小型化或单元数量增加的问题。
因此，第一电极层17为可形成微细的第一开口部OP1的限度的膜厚(3μm)，第一开口部OP1的开口宽度w1考虑第一电极层17的膜厚及芯片尺寸(或单元数)，图案形成尽可能地微细化。
另一方面，第二源极电极18s及第二栅极焊盘电极18g只要相互绝缘即可，另外，各自由第一金属层17确保与元件区域20的连接。即，第二源极电极18s、第二栅极焊盘电极18g分别与第一源极电极17s、第一栅极焊盘电极17g接触，且只要能够确保接合引线的固着区域就足够，第二开口部OP2不要求微细的图案。
因此，与开口宽度w1相比，即使开口宽度w2非常宽也是没有问题的，具体地说，第二源极电极18s及第二栅极焊盘电极18g的离开距离的开口宽度w2例如为30μm左右。
第二开口部OP2与第一开口部OP1重叠设置。在此，第一开口部OP1和其周围的第一电极层17由构成第二绝缘膜的氮化膜(下面称作第二氮化膜22)包覆。第二氮化膜22构成形成第二开口部OP2时的第二电极层18的蚀刻截断环。因此，通过由第二氮化膜22包覆第一开口部OP，可维持第一开口部OP1的微细的开口宽度w1(第一源极电极17s和第一栅极焊盘电极17g的离开距离)，同时可形成宽的第二开口部OP2。
这样，本实施例的第二电极层18不受第二开口部OP2的开口宽度w2的限制，可根据所希望的接通电阻设定膜厚。另外，由于通过仅控制第二金属层18的膜厚即可降低接通电阻，故可利用已有的装置，且成本低，并且容易降低接通电阻。
第二电极层17的膜厚，如已述那样，其是厚的则厚对接通电阻有利已经叙述，另外，其是厚的，可提高元件区域20的动作的均匀性，且也可以缓冲引线焊接时的冲击。
图3是表示第一氮化膜21的其它图案的相当于图2(A)的平面图。另外，虚线圆圈表示引线焊接区域26。
图2中表示了对应各引线焊接区域26将第一氮化膜21图案形成为岛状的情况，但也可以与多个引线焊接区域26连续设置。例如，图3(A)中设有第一氮化膜21，使其在第一源极电极17s侧与相邻的引线焊接区域26连续。
另外，图3(B)中在第一源极电极17s侧对第一氮化膜21进行构图使全部的引线焊接区域26连续。另外，在第一栅极焊盘电极17g相对于引线焊接区域26足够大的情况下，也可以将第一栅极焊盘电极17g上的第一氮化膜21分割成多个。
另外，如图4，也可以在第二金属膜18的表面进一步设置保护膜28。保护膜28例如为氮化膜，其包覆芯片整个面，其厚度为7000左右。接合引线27经由设于保护膜28上的开口部固着于第二金属层18的引线焊接区域26。
其次，以n沟道层MOSFET为例，图5～图8表示本发明的半导体装置的制造方法。
第一工序(图5)在半导体衬底上形成绝缘栅型半导体元件区域的工序。
在n+型硅半导体衬底1上层积n-型半导体层(外延层)2，形成漏极区域。在沟道层形成区域的端部注入·扩散高浓度的硼，形成p+型区域3。在表面形成热氧化膜(未图示)后，蚀刻沟道层的形成区域的热氧化膜。在对整个面以例如剂量1.0×1013cm-2注入硼后，使其扩散，形成p型沟道层4。
在整个面上由CVD法生成NSG(non-doped Silicate Glass非掺杂硅玻璃)的CVD氧化膜(未图示)。然后，以抗蚀膜为掩模，除去槽的开口部分。干式蚀刻CVD氧化膜，将其部分除去，使沟道层4露出。
然后，以CVD氧化膜为掩模，由CF类及HBr类气体干式蚀刻槽开口部的硅半导体衬底，形成贯通沟道层4，到达n-型半导体层2的槽8(图5(A))。
进行伪(ダミ一)氧化，在槽8内壁和沟道层4表面形成氧化膜(未图示)，除去干式蚀刻时的蚀刻损伤，然后，将该氧化膜和CVD氧化膜蚀刻除去。
进而，氧化整个面，在槽8内壁，根据驱动电压形成厚度约300～700的栅极氧化膜11。在整个面上堆积多晶硅层，设置所希望图案的掩模，进行干式蚀刻。多晶硅层也可以为堆积有含有杂质的多晶硅的层，还可以为在堆积非掺杂的多晶硅后，导入杂质的层。
由此，形成埋设于槽8内的栅极电极13。另外，成为保护二极管的多晶硅层13d及保护二极管和栅极电极13的连结部(未图示)等也被构图(图5(B))。
然后，为使衬底的电位稳定化，而设置由将体区域的形成区域露出的抗蚀膜(未图示)构成的掩模，选择地以例如剂量2.0×1015cm-2注入硼。由新的抗蚀膜(未图示)在源极区域的形成区域以例如5.0×1015cm-2左右剂量离子注入砷。
形成在整个面上通过CVD法堆积有NSG或PSG(未图示)及BPSG(Boron phosphorus Silicate Glass硼磷硅玻璃)层等的绝缘膜16’。此时，由热处理在n+型源极区域15和与源极区域15邻接的沟道层4表面形成体区域14。
由抗蚀膜掩盖至少MOSFET栅极电极13之上，在绝缘膜16’上形成接触孔CH，并形成层间绝缘膜16。
由此，形成配置于MOSFET 25的元件区域20(图5(C))。
另外，也可以调换源极区域15和体区域14的杂质的注入顺序。
第二工序(图6)至少包覆在元件区域上，形成与元件区域连接的第一电极层的工序。
例如，在整个面上喷溅铝合金，在整个面上形成第一电极层17。然后，使用所希望的图案的掩模，形成开口宽度w1的第一开口部OP1，将第一电极层17分离成多个区域。由此，形成与MOSFET 25的元件区域15及体区域14接触的第一源极电极17s和第一栅极焊盘电极17g。第一金属层17的膜厚d1为3μm左右。另外，第一源极电极17s及第一栅极焊盘电极17g的离开距离即开口宽度w1也为3μm左右，考虑用于降低接通电阻的第一电极层17的膜厚、芯片尺寸(单元数)、及工艺上的限制等，尽可能地将其微细化。
另外，图示省略，但也有在第一电极层17中包含势垒金属层等的情况。势垒金属层为在铝合金喷溅前形成的钛类的金属层(例如Ti、TiN、TiON、TiW等)，防止接触孔的Si粒的成长抑制、及铝合金和半导体表面的相互扩散等。
第三工序(图7)形成包覆第一电极层的一部分的绝缘膜的工序。
在整个面上堆积例如膜厚7000左右的第一氮化膜21，构图为所希望的形状。第一氮化膜21被设为至少在引线焊接区域的下方比引线焊接区域大，其包覆第一电极层17的一部分(参照图2、图3)。
同时，形成第一开口部OP1和包覆其周围的第一电极层17的第二氮化膜22。通过形成第二氮化膜22，可在将第一开口部OP1的开口宽度w1维持微细图案的状态下，将之后的工序中形成的第二电极层18的第二开口部OP2形成为所希望的开口宽度。
另外，第一氮化膜21、第二氮化膜22是与为保护芯片表面而通常采用的保护膜相同的材料，另外，膜厚也可以为与保护膜同等的程度。即，利用用于形成保护膜的已有的装置及制造工序，仅通过第一氮化膜21及第二氮化膜22的构图的掩模改变即可应对。
第四工序(图8)形成分割在第一电极层及绝缘膜上，与从绝缘膜露出的第一电极层接触的第二电极层的工序。
再次在整个面上喷溅铝合金，形成与从第一氮化膜21露出的第一电极层17接触的第二电极层18。然后，在第二电极层18上设置所希望图案的掩模，进行蚀刻，形成开口宽度w2的第二开口部OP2，将第二电极层18分离成多个区域。由此，形成与第一源极电极17s接触的第二源极电极18s、及与第一栅极焊盘电极17g接触的第二栅极焊盘电极18g。
在此，第二电极层18的膜厚d2例如为3μm左右。而且，第二源极电极18s及第二栅极焊盘电极18g的离开距离即开口宽度w2为与第一开口部OP1的开口宽度w1不同的大小。具体地说，开口宽度w2比开口宽度w1大许多，为30μm左右。
第一电极层17和第二电极层18为相同的铝合金。在本实施例中，由于配置有成为第二电极层18的蚀刻截断环的第二氮化膜22，故可在维持第一开口部OP1的微细的开口宽度w1的状态下，形成具有宽的开口宽度w2的第二开口部OP2。另外，由于不必考虑开口宽度w2的微细化，故可根据接通电阻使第二电极层18的厚度为所希望的厚度。另外，第二电极层18的膜厚d2是一例，根据接通电阻等特性适宜选择。
然后，在第二电极层18的规定的引线焊接区域26固着接合引线(Au细线)，得到图1所示的最终结构。在引线焊接区域26的下方配置有第一氮化膜21。
有Au和Al随时间的推移而相互扩散，Au/Al共晶层引起体积膨胀的情况。但是，在本实施例中，可由第一氮化膜21将体积膨胀造成的应力缓和。因此，体积膨胀的应力不会施加在层间绝缘膜16上，可防止裂纹C。
另外，也可以在第二电极层18上形成保护膜28。在该情况下，在第二电极层18的整个面上堆积氮化膜等，构成保护膜28。而且，将保护膜28的引线焊接区域26开口，固着接合引线27。
如上所述，在本发明的实施例中，以在元件区域配置n沟道层MOSFET的情况为例进行了说明，但不限于此。例如也可以在元件区域配置使导电型反向的MOS晶体管、在n+型半导体衬底下方设有p型半导体衬底的IGBT等绝缘栅型半导体元件。
权利要求
1.一种绝缘栅型半导体装置，其特征在于，包括设于半导体衬底上的绝缘栅型半导体元件区域；第一电极层，其至少包覆所述元件区域上，与该元件区域连接；绝缘膜，其包覆所述第一电极层的一部分；第二电极层，其覆盖所述第一电极层及所述绝缘膜上，与从该绝缘膜露出的所述第一电极层接触。
2.一种绝缘栅型半导体装置，其特征在于，包括设于半导体衬底上的绝缘栅型半导体元件区域；第一电极层，其至少包覆所述元件区域上，与该元件区域连接；绝缘膜，其包覆所述第一电极层的一部分；第二电极层，其覆盖所述第一电极层及所述绝缘膜上，与从该绝缘膜露出的所述第一电极层接触；接合引线，其固着于所述绝缘膜上方的所述第二电极层。
3.如权利要求1或2所述的绝缘栅型半导体装置，其特征在于，所述第一及第二电极层是以铝为主材料的金属层。
4.如权利要求1或2所述的绝缘栅型半导体装置，其特征在于，所述接合引线以金为主材料。
5.如权利要求1或2所述的绝缘栅型半导体装置，其特征在于，所述绝缘膜至少设于所述接合引线的固着区域的下方。
6.如权利要求5所述的绝缘栅型半导体装置，其特征在于，所述绝缘膜以岛状设置多个。
7.如权利要求1或2所述的绝缘栅型半导体装置，其特征在于，所述绝缘膜为氮化膜。
8.如权利要求1或2所述的绝缘栅型半导体装置，其特征在于，所述绝缘膜为0.5μm～3μm的膜厚。
9.如权利要求2所述的绝缘栅型半导体装置，其特征在于，在所述第二电极层上设置保护膜，所述接合引线经由设于所述保护膜上的开口部固着在所述第二电极层上。
10.如权利要求1或2所述的绝缘栅型半导体装置，其特征在于，所述第一电极层具有第一开口部，所述第二电极层具有第二开口部，所述第一开口部的开口宽度和所述第二开口部的开口宽度大小不同。
11.如权利要求10所述的绝缘栅型半导体装置，其特征在于，设置其他绝缘膜，其包覆所述第一开口部及该第一开口部周围的所述第一电极层上。
12.一种绝缘栅型半导体装置的制造方法，其特征在于，包括在半导体衬底上形成绝缘栅型半导体元件区域的工序；形成至少包覆所述元件区域上，与该元件区域连接的第一电极层的工序；形成包覆所述第一电极层的一部分的绝缘膜的工序；形成覆盖所述第一电极层及所述绝缘膜上，与从该绝缘膜露出的所述第一电极层接触的第二电极层的工序。
13.如权利要求12所述的绝缘栅型半导体装置的制造方法，其特征在于，在所述绝缘膜上方的所述第二电极层上固着接合引线。
14.如权利要求12所述的绝缘栅型半导体装置的制造方法，其特征在于，包括由第一开口部将所述第一电极层分离成多个区域的工序；由开口宽度与所述第一开口部不同的第二开口部将所述第二电极层分离成多个区域的工序。
15.如权利要求14所述的绝缘栅型半导体装置的制造方法，其特征在于，形成包覆所述第一开口部及该第一开口部周围的所述第一电极层的其它绝缘膜。
16.如权利要求15所述的绝缘栅型半导体装置的制造方法，其特征在于，由同一工序形成所述绝缘膜和所述其它绝缘膜。
全文摘要
本发明涉及一种绝缘栅型半导体装置及其制造方法。目前，使1层金属电极层与元件区域接触，在该金属电极层上固着接合引线。要降低装置的接通电阻，期望加厚金属电极层的膜厚，但图案形成的精度有限。另外，当采用Au细线作接合引线时，随时间的推移，形成Au/Al共晶层，出现元件区域的层间绝缘膜给以压力的问题。金属电极层为2层。第一电极层如目前以与元件区域吻合的微细的间隔距离形成图案。另一方面，第二电极层只要与第一电极层接触即可，即使间隔距离加宽也没有问题。即，可以使第二电极层形成所希望的膜厚。另外，通过在引线接合区域下方的第一电极层上配置氮化膜，从而即使因Au/Al共晶层引起体积膨胀的情况下，也可以防止其应力传递到元件区域。
文档编号H01L21/28GK1909246SQ200610106399
公开日2007年2月7日 申请日期2006年7月14日 优先权日2005年8月2日
发明者栉山和成, 冈田哲也, 及川慎 申请人:三洋电机株式会社