专利名称：集成半导体结构的制造方法及相应的集成半导体结构的制作方法
技术领域：
本发明涉及一种集成半导体结构的制造方法和一种相应的集成半导体结构。
背景技术：
US 5,843,812描述了具有多晶硅栅极的p-MOSFET的制造工艺，其中BF2离子注入被执行到所述多晶硅栅极中，以便获得更稳定的阈值电压。
尽管原则上可应用于任意集成半导体结构，但是下面的发明和潜在的问题将相对于硅技术中的集成存储电路来解释。
为了改善外围器件的速度，器件长度以及栅极氧化物厚度不得不被按比例缩小。在2nm的特定厚度以下，栅极泄漏是非常重要的并且按指数规律增加。高k电介质被期望来改善栅极氧化物问题。然而，由于费米能级钉扎，将高k电介质与N+多晶硅栅极集成在一起是非常困难的。
而且，栅极多晶硅耗尽正成为具有厚度小于约2nm的薄栅极电介质的小栅极长度晶体管的导通电流的限制因素。栅极多晶耗尽效应通常导致逻辑器件的栅极电介质的全部有效氧化物厚度的7-10×10-10m(埃)增加。由于在DRAM处理期间的较高硼钝化，栅极多晶硅耗尽对于DRAM支持器件中的p-MOSFET甚至更加严重。
没有多晶耗尽效应的金属栅极已经被期望来代替多晶硅栅极。然而，例如工艺兼容性、器件可靠性和集成p-和n-MOSFET的双功函数金属栅极方面的困难的问题阻碍了金属栅极的引入。尽管具有N+多晶硅栅极的p-MOSFET也没有多晶硅耗尽效应，但是由于N+多晶硅的不适当的功函数，阈值电压对于任何实际应用来说都将太高。
发明内容
本发明的目的是提供改善的集成半导体结构的制造方法和相应的集成半导体结构，其中p-MOSFET的费米能级可以被适当地调节。
根据本发明，该目的通过权利要求1的制造方法和权利要求13中限定的相应的集成半导体结构来实现。
在本发明下的基本思想是通过去除栅极多晶硅耗尽同时保持适当的阈值电压来提高p-MOSFET性能。由于对于p-MOSFET来说没有栅极多晶硅耗尽，因此N+多晶硅栅极用作栅电极。而且，N+多晶硅栅极和栅极电介质之间的薄界面高k介电层，优选是AlxOy层，仅在p-MOSFET中被引入。此界面高k介电层被选择，使得它对N+栅极多晶硅具有强费米能级钉扎效应。结果，N+多晶硅的有效功函数被调节到接近于相应的P+多晶硅栅极的值的值。因此，p-MOSFET的阈值电压能够仍被控制在可接受的范围内。
由于它的约7～10的相对高的介电常数，因此非常薄的AlxOy层(单层或多个单层)已经引起全部栅极电介质有效厚度的可忽略的增加。
而且，与使用金属栅极相比，存在与当前Si处理良好的工艺兼容性。双功函数概念由于硼渗透而没有热预算的限制。
为了薄高k电介质界面层的形成，提出了两种一般方法。
第一种方法是在栅极介电层的顶部上沉积高k界面介电层，并且通过选择性湿法化学去除在n-MOSFET区域顶部上的高k介电层。
另一种方法是在构图所述区域后在p-MOSFET N+多晶硅栅极区域中注入适当的金属离子。然后，执行热处理以便金属离子扩散到N+多晶硅和栅极电介质之间的界面，在此金属离子将与栅极电介质(SiO2、SiOxNy或不同的高k氧化物)反应，并形成所希望的薄界面高k介电层。
在从属权利要求中，列出了权利要求1的制造方法的有利实施例和改进。
根据优选实施例，在所述第一和第二晶体管区域上形成栅极结构的步骤包括在所述第一和第二晶体管区域中形成第一介电层；在所述第一和第二晶体管区域中在所述第一介电层上形成界面介电层；掩蔽所述第二晶体管区域中的所述界面介电层；去除所述第一晶体管区域中的所述界面介电层；以及在所述第一和第二晶体管区域中形成所述栅极层。
根据另一优选实施例，在所述第一和第二晶体管区域上形成栅极结构的步骤包括在所述第一和第二晶体管区域中形成第一介电层；在所述第一和第二晶体管区域中形成所述栅极层；在所述第二晶体管区域中执行Al离子注入；执行热处理以便在第二晶体管区域中在所述第一介电层上形成界面介电层。
根据另一优选实施例，提供所述半导体衬底，其具有第一、第二和第三晶体管区域，所述第一晶体管区域是n-MOSFET区域，第二晶体管区域是p-MOSFET区域以及所述第三晶体管区域是存储阵列MOSFET，并且其中至少一层第二介电层在全部所述第一、第二和第三晶体管区域中同时形成。
根据另一优选实施例，所述第二介电层是由HfO或HfSiO或HfSiON构成的高k介电层。
根据另一优选实施例，所述界面介电层由高k材料构成，例如AlxOy、Al2O3或HfAlxOy或者任何与Al2O3结合的材料，其在所述栅极层上形成所述包含Al2O3的界面。
根据另一优选实施例，在所述第一和第二晶体管区域中的所述栅极层由相同材料构成并由此被电连接。
根据另一优选实施例，在所述第一和第二晶体管区域中的所述栅极层由不同材料构成并通过栅极接触层被电连接。
根据另一优选实施例，所述存储阵列MOSFET是RCAT器件。
本发明的优选实施例在附图中被描述并在下面的描述中被解释。
在图中图1A、B示出根据本发明的第一实施例的集成半导体结构的制造方法的示意截面图；图2A、B示出根据本发明的第二实施例的集成半导体结构的制造方法的示意截面图；图3A-F示出根据本发明的第三实施例的集成半导体结构的制造方法的示意截面图；图4A-F示出根据本发明的第四实施例的集成半导体结构的制造方法的示意截面图。
在这些图中，相同的参考标记代表相同或者功能相同的部件。
具体实施例方式
图1A、B示出根据本发明的第一实施例的集成半导体结构的制造方法的示意截面图。
在图1中，参考标记1代表硅半导体衬底，其具有作为n-MOSFET区域的第一晶体管区域T1和作为p-MOSFET区域的第二晶体管区域T2。SiO2的基底栅极介电层2和薄的AlxOy的高k界面介电层3被沉积在所述衬底1的顶部上。可选地，在沉积所述高k介电层3后可以施加热处理。
参考图1B，在第二晶体管区域T2即p-MOSFET区域中的层2、3被光致抗蚀剂区域5保护。其后，高k界面介电层3被选择性地从第一晶体管区域T1即n-MOSFET区域中的基底介电层2的顶部去除。
其后，光致抗蚀剂区域5被从第二晶体管区域T2去除，并且(未示出的)N+栅极多晶硅层被沉积在第一和第二晶体管区域T1、T2上方。
因此，得到半导体结构，其中在第二晶体管区域T2中可以获得具有适当的功函数和可接受的阈值电压值的p-MOSFET。同时，可以在第一晶体管区域T1中获得n-MOSFET晶体管，其不需要所述另外的薄高k界面介电层3，因为可接受的阈值电压值可以在缺少这种高k介电层3的情况下仅通过使用所述基底介电层2来获得。
图2A、B示出根据本发明的第二实施例的集成半导体结构的制造方法的示意截面图。
在图2A、2B示出的第二实施例中，用于获得具有不同电介质结构的两个晶体管区域T1、T2的制造工艺被修改，而最终得到的半导体结构与第一实施例中的相同。
相对于图2A，SiO2的基底介电层2形成在第一和第二晶体管区域T1、T2上。其后，在基底栅极介电层2的顶部上沉积并构造N+多晶硅栅极层4。
在图2B示出的下一工艺步骤中，Al离子的注入I仅在第二晶体管区域T2中执行。这可以通过适当的集中所述离子束或通过借助(未示出的)掩模层保护所述第一晶体管区域T1来实现。
在随后的热处理后，Al扩散到基底栅极介电层和N+多晶硅栅极层4之间的界面中，并且与被包含在基底栅极介电层2中的氧化物反应，由此仅在所述第二晶体管区域T2中形成界面AlxOy高k介电层3。
因而，得到与第一实施例中相同的半导体结构，其具有上述极好的优点。
下面描述的第三和第四实施例涉及具有外围n-MOSFET和p-MOSFET以及RCAT类型(凹进沟道阵列晶体管)的阵列MOSFET的结构。
图3A-F示出根据本发明的第三实施例的集成半导体结构的制造方法的示意截面图。
在图3A中，参考标记T1代表N-MOSFET的第一晶体管区域，T2代表p-MOSFET的第二晶体管区域，以及T3代表RCAT类型的阵列MOSFET的第三晶体管区域。
为了达到图3A示出的工艺阶段，STI沟槽7形成在硅半导体衬底1中并用氧化硅的隔离填充物9填充。然后，在第一、第二和第三晶体管区域T1、T2、T3中执行阱和阈值注入。薄牺牲氧化层10形成在第一和第二晶体管区域T1、T2中，而厚氧化层10a形成在第三晶体管区域T3中的半导体衬底的上表面0上。氧化层10和10a之间的台阶用参考标记11表示。
另外，在氧化层10、10a的顶部上沉积并构造光致抗蚀剂层15，使得在第三晶体管区域T3中形成开口20。借助所述构造的光致抗蚀剂层15作为掩模，在开口20中去除氧化层10a，暴露下面的第三晶体管区域T3。
参考图3B，光致抗蚀剂层15被剥离，并且其后RCAT类型的阵列MOSFET的沟槽21借助适当的边缘使用氧化层10、10a作为掩模来形成。然后，薄牺牲氧化层10被剥离，在该工艺步骤中厚氧化层10a相应地变薄。
如图3C所示，厚氧化层10d被形成并且使用掩模被回刻蚀以去除除了在阵列MOSFET的沟槽21中之外的该厚氧化层，所述厚氧化层10d形成将要形成在其中的阵列MOSFET的第一介电层。然后，薄氧化层10c形成在第一和第二晶体管区域T1、T2中以及氧化层10a的顶部上，所述薄氧化层10c形成将要形成在其中的n-和p-MOSFET的第一介电层。
根据图3D，由例如HfO或HfSiO或HfSiON的高k电介质构成的第二介电层17被沉积在第一、第二和第三晶体管区域T1、T2、T3上方。其后，第三介电层25被沉积在第一高k介电层17上方，所述第三介电层25由高k材料构成，例如Al2O3或HfAlxOy或任何与Al2O3结合的材料，其形成与多晶硅的富含Al2O3的界面。由高k材料构成的第三介电层25被选择，使得它对以后的N+栅极多晶硅具有强费米能级钉扎效应。结果，N+多晶硅的有效功函数被调节到接近于相应p+多晶硅栅极的值的值。因此，p-MOSFET的阈值电压能够仍然被控制在可接受的范围内。
然后，在第三介电层25上方沉积并构造光致抗蚀剂层30，使得它保护第二晶体管区域T2，即p-MOSFET晶体管区域。使用所述构造的光致抗蚀剂层30作为掩模，即通过选择性的湿法边缘工艺(wet edgeprocess)，在第一和第三晶体管区域T1、T3中去除第三介电层25。
如图3E所示，在去除光致抗蚀剂层30后，沉积并构造N+多晶硅栅极层35，使得它只覆盖第一和第二晶体管区域T1、T2。
在该工艺步骤中，N+多晶硅栅极层35在阵列MOSFET的沟槽21中被凹进到低于半导体衬底1的表面0的水平。
对于构造所述N+多晶硅栅极层35并使其凹进来说，(未示出的)光致抗蚀剂掩模也可以被使用。
参考图3F，另一氧化层42被沉积在第一、第二和第三晶体管区域T1、T2、T3上方，并且被各向异性刻蚀，结果分别在第三晶体管区域T 3中的阵列MOSFET的沟槽21中和N+多晶硅栅极层35上形成隔离物42a和42b。
最后，钨层40被沉积并被构造以便在第一、第二和第三晶体管区域T1、T2、T3中的N+多晶硅栅极层35的顶部上形成栅极接触。
在该实例中，N+多晶硅栅极层35连接第一和第二晶体管区域T1、T2的栅极，其是相应的n-和p-MOSFET的电性能所必需的。
图4A-F示出根据本发明的第四实施例的集成半导体结构的制造方法的示意截面图。
图4A示出的工艺阶段是从图3C示出的工艺阶段开始获得的，即在分别形成薄和厚氧化层10c和10d之后。
由HfO或HfSiO或HfSiON的高k材料构成的第二介电层17被沉积在第一、第二和第三晶体管区域T1、T2、T3上方。其后，N+多晶硅栅极层50被沉积在第一、第二和第三晶体管区域T1、T2、T3中的第一高k介电层17上方。然后，在N+多晶硅栅极层50上方沉积并构图光致抗蚀剂层55，使得它仅保护第一晶体管区域T1，其结果形成图4A示出的工艺阶段。
在下面图4B示出的工艺步骤中，N+多晶硅栅极层50被从第二晶体管区域T2去除，并且在第三晶体管区域T3中的阵列MOSFET的沟槽21中被凹进。其后，光致抗蚀剂层55被去除，并且在该结构上方另一氧化层被沉积并被各向异性地回刻蚀，使得分别在第三晶体管区域T3中的阵列MOSFET的沟槽21中和剩余的N+多晶硅栅极层55上形成隔离物42a′和42b′。
参考图4C，在第二晶体管区域T2中利用光刻法选择性地去除第二介电层17，同时第三晶体管区域T3被(未示出的)另外的光致抗蚀剂掩模覆盖，使得第二介电层17仅保留在第一和第三晶体管区域T3中，如图4C所示。在该工艺步骤中，氧化层10c也被去除并且其后在第二晶体管区域T2中被重新生成。
然后，参考图4D，牺牲热氧化层10e形成在第一和第三晶体管区域T1、T3中的剩余的N+多晶硅栅极层55上。其后，第三介电层25′被沉积在第一、第二或第三晶体管区域T1、T2、T3上方，所述第三介电层25′由高k材料构成，例如Al2O3或HfAlxOy或者任何与Al2O3结合的材料，其形成与多晶硅的富含Al2O3的界面。由高k材料构成的第三介电层25被选择，使得它对以后的N+栅极多晶硅具有强费米能级钉扎效应。结果，N+多晶硅的有效功函数被调节到接近于相应P+多晶硅栅极的值的值。因此，p-MOSFET的阈值电压能够仍然被控制在可接受的范围内。
最后，N+多晶硅栅极层60形成在第二高k介电层25′上，结果形成图4D所示的结构。
参考图4E，另外的光掩模61被形成并被构造，使得它仅保护第二晶体管区域T2。使用此光掩模61，除了第二晶体管区域T2之外，去除N+多晶硅栅极层60。这种去除通过刻蚀工艺来执行，其停止在第三介电层25′上。在随后的各向异性刻蚀步骤中，第三介电层从第一、第二和第三晶体管区域T1、T2、T3的被暴露的平表面的平表面被去除，使得第三介电层25′仅保留在垂直表面处和剩余的N+多晶硅栅极层的下面，这可以从图4E中得到。其后，光致抗蚀剂掩模61从剩余的N+多晶硅栅极层60的顶部被剥离。
最后，氧化层10e被去除，并且钨层70被沉积在整个结构上方，以便在第一、第二和第三晶体管区域T1、T2、T3中的N+多晶硅栅极层55和60上提供栅极接触。
在该实例中，钨层70连接第一和第二晶体管区域T1、T2的栅极，其是相应的n-和p-MOSFET的电性能所必需的。
尽管已经相对于两个优选实施例描述了本发明，但是本发明并不局限于此，而是能够以多种对本领域技术人员来说显而易见的方式来修改。
特别地，材料的选择仅是实例并且可以被不同地改变。
尤其是，第二晶体管区域中的栅极结构还可以通过下述形成在包含Al2O3的界面上沉积多晶硅，并且其后执行全硅化，其留下界面多晶硅层。
可替换地，第二晶体管区域中的栅极结构也可以通过下述形成在包含Al2O3的界面上沉积硅烷以形成多晶硅界面，并且其后在该界面的顶部上沉积金属栅极层，即钨或TiN。
参考标记列表1 硅半导体衬底0 1的上表面2 基底介电层3 高k介电层5 光致抗蚀剂区域T1 第一晶体管区域(n-MOSFET)T2 第二晶体管区域(p-MOSFET)T3 第三晶体管区域(阵列MOSFET)4 N+多晶硅栅极7 STI沟槽9 STI填充物10 薄牺牲氧化层10a 厚氧化层11 台阶15、30、55、61 光致抗蚀剂掩模20 掩模开口21 阵列MOSFET的沟槽10c、10d 第一介电层
17 第二介电层(高k)25、25′ 第三介电层(界面的)35、50、60 N+多晶硅栅极层42a、42b、42a′、42b′ 氧化物隔离物40、70 钨栅极接触层10e 牺牲氧化层
权利要求
1.一种集成半导体结构的制造方法，包括以下步骤提供具有上表面(O)和具有第一和第二晶体管区域(T1、T2)的半导体衬底(1)；其中所述第一晶体管区域(T1)是n-MOSFET区域以及第二晶体管区域(T2)是p-MOSFET区域；在所述第一和第二晶体管区域(T1、T2)上形成栅极结构，其包括在所述第一和第二晶体管区域(T1、T2)的每一个中的至少一层栅极介电层(2、3、10c、17、25)和一层栅极层(4；35；50、60)；其中所述第二晶体管区域(T2)中的所述栅极层(4；35；60)由负掺杂的多晶硅构成；其中所述第一晶体管区域(T1)中的所述至少一层栅极介电层(2、10c、17)包括第一介电层(2、10c、17)；其中所述第二晶体管区域(T2)中的所述至少一层栅极介电层(2、10c、25、25′)包括位于所述第二晶体管区域(T2)中的所述栅极层(4；35；60)附近的界面介电层(3；25；25′)，该界面介电层(3；25；25′)在所述第二晶体管区域(T2)中的所述栅极层(4；35；60)上形成包含Al2O3的界面，产生费米钉扎效应；以及其中所述第一晶体管区域(T1)不包括所述界面介电层(3；25；25′)。
2.根据权利要求1所述的方法，其中在所述第一和第二晶体管区域(T1、T2)上形成栅极结构的步骤包括在所述第一和第二晶体管区域(T1、T2)中形成第一介电层(2、10c、17)；在所述第一和第二晶体管区域(T1、T2)中在所述第一介电层(2、10c、17)上形成界面介电层(3；25；25′)；掩蔽所述第二晶体管区域(T2)中的所述界面介电层(3；25；25′)；去除所述第一晶体管区域(T1)中的所述界面介电层(3；25；25′)；以及在所述第一和第二晶体管区域(T1、T2)中形成所述栅极层(4；35；50、60)。
3.根据权利要求1所述的方法，其中在所述第一和第二晶体管区域(T1、T2)上形成栅极结构的步骤包括在所述第一和第二晶体管区域(T1、T2)中形成第一介电层(2、10c、17)；在所述第一和第二晶体管区域(T1、T2)中形成所述栅极层(4；35；50、60)；在所述第二晶体管区域(T2)中执行Al离子注入；执行热处理，以在第二晶体管区域(T2)中在所述第一介电层(2、10c、17)上形成界面介电层(3；25；25′)。
4.根据权利要求1所述的方法，其中提供具有第一、第二和第三晶体管区域(T1、T2、T3)的所述半导体衬底(1)，所述第一晶体管区域(T1)是n-MOSFET区域，第二晶体管区域(T2)是p-MOSFET区域以及所述第三晶体管区域(T3)是存储阵列MOSFET，并且其中至少一层第二介电层(17)被同时形成在全部所述第一、第二和第三晶体管区域(T1、T2、T3)中。
5.根据权利要求4所述的方法，其中所述第二介电层(17)是由HfO或HfSiO或HfSiON构成的高k介电层。
6.根据权利要求1所述的方法，其中所述界面介电层(3；25；25′)由高k材料构成，例如AlxOy、Al2O3或HfAlxOy或任何与Al2O3结合的材料，其在所述栅极层(4；35；60)上形成所述包含Al2O3的界面。
7.根据权利要求1所述的方法，其中所述第一和第二晶体管区域(T1、T2)中的所述栅极层(4；35；50、60)由相同材料构成并由此被电连接。
8.根据权利要求1所述的方法，其中所述第一和第二晶体管区域(T1、T2)中的所述栅极层(4；35；50、60)由不同材料构成并借助栅极接触层(70)被电连接。
9.根据权利要求4所述的方法，其中所述存储阵列MOSFET是RCAT器件。
10.根据权利要求1所述的方法，其中在第二晶体管区域(T2)中形成栅极结构的步骤包括以下步骤在包含Al2O3的界面上沉积多晶硅，并且其后执行全硅化，其留下界面多晶硅层。
11.根据权利要求1所述的方法，其中在第二晶体管区域(T2)中形成栅极结构的步骤包括以下步骤在包含Al2O3的界面上沉积硅烷以形成多晶硅界面，并且其后在该界面的顶部上沉积金属栅极层，即钨或TiN。
12.根据权利要求1所述的方法，其中第一和第二晶体管区域的栅极结构是彼此电连接的。
13.一种集成半导体结构，包括具有上表面(0)和具有第一和第二晶体管区域(T1、T2)的半导体衬底(1)；其中所述第一晶体管区域(T1)是n-MOSFET区域以及第二晶体管区域(T2)是p-MOSFET区域；在所述第一和第二晶体管区域(T1、T2)上的栅极结构，包括在所述第一和第二晶体管区域(T1、T2)的每一个中的至少一层栅极介电层(2、3、10c、17、25)和一层栅极层(4；35；50、60)；其中所述第二晶体管区域(T2)中的所述栅极层(4；35；60)由负掺杂的多晶硅构成；其中所述第一晶体管区域(T1)中的所述至少一层栅极介电层(2、10c、17)包括第一介电层(2、10c、17)；其中所述第二晶体管区域(T2)中的所述至少一层栅极介电层(2、3、10c、25、25′)包括位于所述第二晶体管区域(T2)中的所述栅极层(4；35；60)附近的界面介电层(2；25；25′)，该界面介电层(2；25；25′)在所述第二晶体管区域(T2)中的所述栅极层(4；35；60)上形成包含Al2O3的界面，产生费米钉扎效应；以及其中所述第一晶体管区域(T1)不包括所述界面介电层(2；25；25′)。
14.根据权利要求13所述的集成半导体结构，其中第一和第二晶体管区域的栅极结构是彼此电连接的。
全文摘要
本发明提供一种集成半导体结构的制造方法和相应的集成半导体结构。该制造方法包括以下步骤提供具有上表面(0)和具有第一和第二晶体管区域(T1、T2)的半导体衬底(1)；其中所述第一晶体管区域(T1)是n－MOSFET区域以及第二晶体管区域(T2)是p－MOSFET区域；在所述第一和第二晶体管区域(T1、T2)上形成栅极结构，其包括在所述第一和第二晶体管区域(T1、T2)的每一个中的至少一层栅极介电层(2，3，10c，17，25)和一层栅极层(4；35；50，60)；其中所述第二晶体管区域(T2)中的所述栅极层(4；35；60)由负掺杂的多晶硅构成；其中所述第一晶体管区域(T1)中的所述至少一层栅极介电层(2，10c，17)包括第一介电层(2，10c，17)；其中所述第二晶体管区域(T2)中的所述至少一层栅极介电层(2，3，10c，25，25′)包括位于所述第二晶体管区域(T2)中的所述栅极层(4；35；60)附近的界面介电层(2；25；25′)，该界面介电层(2；25；25′)在所述第二晶体管区域(T2)中的所述栅极层(4；35；60)上形成包含Al
文档编号H01L27/085GK1905160SQ20061010635
公开日2007年1月31日 申请日期2006年7月14日 优先权日2005年7月14日
发明者M·戈德巴赫, D·吴 申请人:秦蒙达股份公司