专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法，特别地，本发明涉及一种当应用到使用晶片工艺封装(WPP)的半导体器件及其制造方法时有效的技术。
背景技术：
传统公知技术的示例包括在下级铜互连上方形成由铝膜制成的通孔并随后通过该通孔形成上级铜互连的技术(例如，参考日本未审专利公开No.Hei 11(1999)-121615)；通过聚酰亚胺膜在铝互连上方形成由铬膜和铜膜的叠置膜制成的上级互连的技术(例如，参考日本未审专利公开No.2003-234348)；通过聚酰亚胺膜在铝焊盘(pad)上方形成由铬膜和铜膜的叠置膜制成的上级互连并随后用镍涂覆该上级互连的技术(例如，参考日本未审专利公开No.2003-234429)；通过使用容易在铜中扩散的材料(诸如钛、锆、钽、锡或镁)来形成用于将下级铜互连连接到上级铜互连的通孔的技术(例如，参考日本未审专利公开No.Hei11(1999)-204644)以及通过由铜膜制成的通孔将上级铜互连连接到下级互连的技术(例如，参考日本未审专利公开No.2004-165234)。
发明内容
将封装工艺(后步骤)与晶片工艺(前步骤)相结合并在处于晶片阶段中时完成封装的技术，即所谓的晶片工艺封装(WPP)，是一种将晶片工艺甚至应用到封装的技术。这种WPP技术之所以有利是因为其与传统的方法相比需要的步骤少得多，在传统的方法中针对从半导体晶片切割出的每个半导体芯片执行封装工艺。
当采用WPP时，通过以下步骤制造半导体器件。首先，在半导体晶片的主表面上方形成诸如MISFET(金属-绝缘体-半导体场效应晶体管)之类的半导体元件，接着在该半导体元件上方形成多个互连层。这些互连层例如由铜膜制成，并且可以通过在层间绝缘膜中形成槽并随后在该槽中填充导体膜来形成。在形成于互连层的最上层处的最上级互连上方，形成由氮化硅膜和氧化硅膜制成的叠置膜，因此该氮化硅膜和该氧化硅膜形成于由铜膜制成的最上级互连和在槽中埋有最上级互连的层间绝缘膜的上方。
当在氧化硅膜上方形成聚酰亚胺树脂膜之后，对氮化硅膜、氧化硅膜以及聚酰亚胺树脂膜进行构图以形成具有底表面的开口部分，从该底表面露出最上级互连。
在包括开口部分的内部的聚酰亚胺树脂膜上方形成薄的电极层(种子层)，并通过使用镀覆工艺在该电极层上方形成再分布互连(redistribution interconnect)。再分布互连例如由铜膜和镍膜的叠置膜制成。当在再分布互连上方形成聚酰亚胺树脂膜之后，将进行构图以使再分布互连的端部露出。然后，在再分布互连的所露出的一个端部上方形成凸点电极。以这种方式，在半导体晶片原封不动的同时形成再分布互连以及连接到其上的凸点电极。
例如，在高速SRAM(静态随机存取存储器)或CMOS(互补金属氧化物半导体)逻辑产品中，出于减小封装成本并加快速度的目的采用上述的WPP，并且使这些产品具有一种使得倒装芯片经由由焊料制成的凸点电极连接到安装衬底的封装结构。在这种半导体器件中使用的WPP采用如图1所示的结构。图1是WPP的结构的横截面视图。如图1所示，由铜膜制成的最上级互连1填充在层间绝缘膜2的槽中，并且由氮化硅膜3和氧化硅膜4制成的叠置膜形成于包括最上级互连1的上表面的层间绝缘膜2上方。聚酰亚胺树脂膜5形成于氧化硅膜4上方。氮化硅膜3、氧化硅膜4以及聚酰亚胺树脂膜5具有形成于其中的开口部分6。开口部分6的底部到达最上级互连1，并且形成再分布互连7使得以其填充该开口6。该再分布互连7例如由铜膜8和镍膜9的叠置膜制成。聚酰亚胺树脂膜10形成于再分布互连7上方，并且凸点电极12形成于在聚酰亚胺树脂膜10中形成的开口部分11中。
类似于普通的产品，具有这种结构的半导体器件要经受可靠性测试(拣选测试)，其中在-50℃至125℃之间的温度循环下重复地对其进行操作。将热负载重复施加于该半导体器件引起构成该半导体器件的膜的膨胀和收缩。特别地，由于可靠性测试中的温度变化的影响，在作为再分布互连7的一部分的镍膜9和聚酰亚胺树脂膜5中发生收缩应力。如图2(其为图1中方框包围的区域的放大视图)所示，应力集中发生在三个膜(即构成再分布互连7的铜膜8、聚酰亚胺树脂膜5和氧化硅膜4)的界面开始彼此接触的三重点(triple point)上。于是，界面剥离发生在应力集中区域附近膜的粘着力最低的位置处，也就是层间绝缘膜2与氮化硅膜3之间的界面处。换句话说，界面剥离发生在存在于多个最上级互连1之间的层间绝缘膜2与作为最上级互连1的防扩散膜而形成的氮化硅膜3之间。
可靠性测试之后是电特性测试。在这种测试中，给最上级互连1施加电压。当施加电压时，构成最上级互连1的铜开始在层间绝缘膜2与氮化硅膜3的界面处出现的剥离部分中漂移并引起两个相邻的最上级互连1之间导电。这导致短路故障的发生。这种现象在铝互连中不是一个问题，而在铜(Cu)互连中却成为一个问题，原因是铜在电场作用下非常容易移动。
本发明的一个目的是提供一种能够通过防止最上级互连之间的短路故障来提高使用WPP的半导体器件的可靠性的技术。
通过此处的描述以及附图，本发明的上述以及其他目的和新颖特征将变得明显。
下面将简要地描述本申请所公开的发明的典型发明的概要。
在本发明的一个方面中，提供了一种半导体器件，包括(a)半导体衬底；(b)层间绝缘膜，其形成于该半导体衬底上方；(c)最上级互连，其形成为使得该互连埋于该层间绝缘膜中；(d)缓冲层，其形成于该最上级互连上方；(e)再分布互连，其形成于该缓冲层上方；以及(f)凸点电极，其形成于该再分布互连的一个端部上方。
在本发明的另一个方面中，还提供了一种半导体器件的制造方法，包括以下步骤(a)在半导体衬底上方形成层间绝缘膜；(b)形成最上级互连，使得将该互连埋于该层间绝缘膜中；(c)在其中埋有最上级互连的层间绝缘膜上方形成第一绝缘膜；(d)在该第一绝缘膜中形成第一开口部分，以从该第一开口部分露出最上级互连；(e)在包括第一开口部分的内部的第一绝缘膜上方形成第一导体膜；(f)对第一导体膜进行构图以形成缓冲层；(g)在缓冲层上方形成第二绝缘膜；(h)在第二绝缘膜中形成第二开口部分，以从该第二开口部分露出缓冲层；(i)在包括第二开口部分的内部的第二绝缘膜上方形成第二导体膜；以及(j)对第二导体膜进行构图以形成再分布互连。
下面将简要地描述由本申请所公开的发明中的典型发明可得到的优点。
本发明使得可以通过减少由加热循环引起的最上级互连之间的短路故障来提高使用WPP的半导体器件的可靠性。
图1是示出本发明人所研究的半导体器件的一部分的横截面视图；图2是图1的部分放大视图；图3是示出根据本发明的实施例1的半导体器件的一部分的横截面视图；图4是示出根据实施例1的半导体器件的一部分的横截面视图；图5是示出根据实施例1的半导体器件的制造步骤的横截面视图；图6是示出在图5的半导体器件制造步骤之后的半导体器件制造步骤的横截面视图；
图7是示出在图6的半导体器件制造步骤之后的半导体器件制造步骤的横截面视图；图8是示出在图7的半导体器件制造步骤之后的半导体器件制造步骤的横截面视图；图9是示出在图8的半导体器件制造步骤之后的半导体器件制造步骤的横截面视图；图10是示出在图9的半导体器件制造步骤之后的半导体器件制造步骤的横截面视图；图11是示出在图10的半导体器件制造步骤之后的半导体器件制造步骤的横截面视图；图12是示出在图11的半导体器件制造步骤之后的半导体器件制造步骤的横截面视图；图13是示出在图12的半导体器件制造步骤之后的半导体器件制造步骤的横截面视图；图14是示出在图13的半导体器件制造步骤之后的半导体器件制造步骤的横截面视图；图15是示出在图14的半导体器件制造步骤之后的半导体器件制造步骤的横截面视图；图16是示出在图15的半导体器件制造步骤之后的半导体器件制造步骤的横截面视图；图17是示出在图16的半导体器件制造步骤之后的半导体器件制造步骤的横截面视图；图18是示出在图17的半导体器件制造步骤之后的半导体器件制造步骤的横截面视图；图19是示出实施例1的修改示例的横截面视图；图20是示出根据实施例2的半导体器件的横截面视图；图21是示出根据实施例2的半导体器件的制造步骤的横截面视图；图22是示出在图21的半导体器件制造步骤之后的半导体器件制造步骤的横截面视图；
图23是示出在图22的半导体器件制造步骤之后的半导体器件制造步骤的横截面视图；图24是示出在图23的半导体器件制造步骤之后的半导体器件制造步骤的横截面视图；以及图25是示出在图24的半导体器件制造步骤之后的半导体器件制造步骤的横截面视图。
具体实施例方式
在下述实施例中，为了方便起见，必要时将分多个部分或多个实施例来进行描述。这些多个部分或实施例不是彼此独立的，而是具有某种联系，除非另外特别说明，否则其中一个部分或实施例是另一个部分或实施例的部一分或整体的修改示例、细节或补充描述。
在下述实施例中，当涉及元件的数目(包括数目、值、数量和范围)时，除非另外特别说明或者在原则上很明显该数目限于特定数目的情况下，否则元件的数目并不限于特定数目，而是可以大于或者小于特定数目。
此外在下述实施例中，无需赘言，除非另外特别说明或者在原则上很明显构成元件(包括要素步骤)是必需的情况下，否则构成元件(包括要素步骤)并不总是必需的。
类似地，在下述实施例中，当涉及构成元件的形状或位置关系时，除非另外特别说明或在原则上完全不同的情况下，否则也包括那些基本上与该形状或位置关系相似或相同的形状或位置关系。这同样适用于上述的值和范围。
下文将基于附图具体地描述本发明的实施例。在用于描述下述实施例的所有附图中，用相同的参考标号来标识具有相同功能的元件，并且将省略重复的描述。
(实施例1)图3是根据实施例1的半导体器件的横截面视图，其中示出了包括互连的半导体器件结构。例如，图3的半导体器件在其中形成有构成高速SRAM或逻辑电路的MISFET。在例如由单晶硅制成的半导体衬底20的主表面上方，形成例如具有STI(浅槽隔离)结构的元件隔离区域21。有源区域被元件隔离区域21隔开。在有源区域中，在n沟道MISFETQ1的形成区域中形成p阱22，而在p沟道MISFET Q2的形成区域中形成n阱23。p阱22是在其中引入了诸如硼(B)之类的p型杂质的一个半导体区域，而n阱23是在其中引入了诸如磷(P)或砷(As)之类的n型杂质的另一个半导体区域。
在p阱22上方形成n沟道MISFET Q1。该n沟道MISFET Q1具有以下结构。具体地说，在p阱22上方形成栅绝缘膜24。在该栅绝缘膜24上方形成栅极25a。栅绝缘膜24例如由氧化硅膜制成，但是也可以由具有比氧化硅膜的介电常数更高的介电常数的膜制成。栅极25a例如由多晶硅膜制成。例如，已经将n型杂质引入该多晶硅膜中，以便减小n沟道MISFET Q1的阈值电压。
在栅极25a的两侧的侧壁上方形成侧壁26。在这些侧壁26之下的p阱22中，形成低浓度n型杂质扩散区域27a。在该低浓度n型杂质扩散区域27a外侧，形成高浓度n型杂质扩散区域28a。低浓度n型杂质扩散区域27a和高浓度n型杂质扩散区域28a是其中引入有n型杂质的半导体区域。引入到高浓度n型杂质扩散区域28a的n型杂质的浓度高于引入到低浓度n型杂质扩散区域27a的n型杂质的浓度。通过这些低浓度n型杂质扩散区域27a和高浓度n型杂质扩散区域28a，形成n沟道MISFET Q1的源区和漏区。通过从低浓度n型杂质扩散区域27a和高浓度n型杂质扩散区域28a构成源区和漏区，形成所谓的LDD(轻掺杂漏极)结构。这使得可以缓和栅极25a之下的电场集中。
在n阱23上方，形成p沟道MISFET Q2。该p沟道MISFET Q2具有几乎与n沟道MISFET Q1相同的构成。具体地说，在n阱23上方形成栅绝缘膜24并在该栅绝缘膜24上方形成栅极25b。栅极25b例如由多晶硅膜制成，并在其中引入有p型杂质。通过将p型杂质引入栅极25b，可以减小p沟道MISFET Q2的阈值电压。在该实施例1中，将n型杂质引入到n沟道MISFET Q1的栅极25a中，而将p型杂质引入到p沟道MISFET Q2的栅极25b中。这使得能够减小n沟道MISFET Q1和p沟道MISFET Q2两者的阈值电压。
在栅极25b的两侧的侧壁上方形成侧壁26。在侧壁26之下的n阱23中，形成低浓度p型杂质扩散区域27b。在该低浓度p型杂质扩散区域27b外侧，形成高浓度p型杂质扩散区域28b。低浓度p型杂质扩散区域27b和高浓度p型杂质扩散区域28b是其中引入有p型杂质的半导体区域。引入到高浓度p型杂质扩散区域28b的p型杂质的浓度高于引入到低浓度p型杂质扩散区域27b的p型杂质的浓度。通过这些低浓度p型杂质扩散区域27b和高浓度p型杂质扩散区域28b，形成p沟道MISFET Q2的源区或漏区。
在根据实施例1的半导体器件中，在半导体衬底20上方形成具有上述相应结构的n沟道MISFET Q1和p沟道MISFET Q2。
下面将描述根据实施例1的半导体器件的多级互连结构。如图3所示，形成于半导体衬底20上方的n沟道MISFET Q1和p沟道MISFET Q2在其上方具有氧化硅膜29，该氧化硅膜29将作为层间绝缘膜。氧化硅膜29中具有塞(plug)30，该塞30到达n沟道MISFET Q1或p沟道MISFET Q2的源区和漏区。该塞30例如由钨膜和将作为阻挡金属膜的氮化钛膜的叠置膜制成。在其中具有塞30的氧化硅膜29上方，形成将作为层间绝缘膜的氧化硅膜31。形成钨互连32使得其埋于该氧化硅膜31中。该钨互连32电连接到形成在下层中的塞30。在钨互连32上方，形成氧化硅膜33。形成塞34使得其埋于氧化硅膜33中。类似于塞30，该塞34由阻挡金属膜和钨膜的叠置膜制成。塞34电连接到形成在其之下的钨互连32。
在其中形成有塞34的氧化硅膜33上方，形成将作为层间绝缘膜的氧化硅膜35，并且形成第一铜互连36使得其埋于氧化硅膜35中。该第一铜互连36由铜膜和用于阻止铜扩散的阻挡金属膜的叠置膜制成。在第一铜互连36上方，形成氮化硅膜37a以阻止铜扩散。在该氮化硅膜37a上方，形成氧化硅膜37b。在氧化硅膜37b上方，连续地叠置氮化硅膜38a和氧化硅膜38b。形成第二铜互连39使得其埋于氮化硅膜38a和氧化硅膜38b中。该第二铜互连39电连接到形成于其之下的第一铜互连36。以类似的方式在第二铜互连39上方形成第三铜互连40和塞41。第三铜互连40和塞41同样由阻挡金属膜和铜膜的叠置膜制成。在其中形成有塞41的层间绝缘膜上方，形成由氮化硅膜42a和氧化硅膜42b制成的层间绝缘膜。形成最上级互连(焊盘)43a和43b使得它们埋于该层间绝缘膜中。与其他的铜互连类似，最上级互连43a和43b由阻挡金属膜和铜膜的叠置膜制成。
在实施例1中，如上所述，用钨互连32和四个铜互连层形成多级互连。这些铜互连例如可以使用大马士革工艺来形成。多级互连的作用是电连接多个半导体元件，由此形成电路。较高级互连具有较大的厚度。
下面将参考图4对根据实施例1的半导体器件的多级互连上方的结构进行描述。图4是示出图3所示的最上级互连43a和43b上方的结构的横截面视图。在图4中，在包括最上级互连43a和43b的氧化硅膜42b上方形成氮化硅膜44，并且该氮化硅膜44在其上方形成有氧化硅膜。换句话说，在最上级互连43a和43b上方形成由氮化硅膜44和氧化硅膜45制成的第一绝缘膜。氮化硅膜44的功能是阻止构成最上级互连43a和43b的铜膜的铜扩散。氮化硅膜44和氧化硅膜45在其中形成有开口部分(第一开口部分)46，并且从该开口部分46的底部露出最上级互连43a。形成缓冲层47使得其埋于该开口部分46中。换句话说，将缓冲层47形成为连接到从布置在氮化硅膜44和氧化硅膜45中的开口部分46露出的最上级互连43a。缓冲层47例如由铝膜和由氮化钛膜制成的阻挡金属膜的叠置膜制成。缓冲层47可以包括铝合金膜而不是铝膜。此外，缓冲层47不限于铝膜或铝合金膜，并且可以包括具有足够的柔性以缓和应力的另一部件。正如后面将描述的，缓冲层47的功能是缓和再分布互连和围绕再分布互连的聚酰亚胺树脂膜的应力。具体地说，缓冲层47布置用于缓和由作为可靠性测试(其中执行低温和高温之间的温度循环)的结果已经在再分布互连和围绕再分布互连的聚酰亚胺树脂膜中产生的膨胀和收缩所引起的应力。
在包括缓冲层47的上表面的氧化硅膜45上方，形成聚酰亚胺树脂膜(第二绝缘膜)48。该聚酰亚胺树脂膜48在其中形成有开口部分(第二开口部分)49。从该开口部分49的底部露出缓冲层47。形成再分布互连50使得其埋于该开口部分49中。换句话说，将再分布互连50布置为连接到从形成于聚酰亚胺树脂膜48中的开口部分49露出的缓冲层47。布置再分布互连50以在半导体晶片原封不动的同时完成封装，并且再分布互连50的功能是将最上级互连43连接到稍后将描述的凸点电极56。简而言之，再分布互连50充当了一个用于将最上级互连43a连接到凸点电极56的引出互连，换句话说，其功能如同一个用于将最上级互连43a的空间变换为凸点电极56的空间的中介层(interposer)。
再分布互连50例如由铜膜51和镍膜52的叠置膜制成。在该再分布互连50上方，形成聚酰亚胺树脂膜(第三绝缘膜)53。聚酰亚胺树脂膜53在其中形成有开口部分(第三开口部分)54。再分布互连50从开口部分54的底部露出，并且在该露出的再分布互连50上方形成金膜55。在该金膜55上方形成例如由焊料制成的凸点电极56。
实施例1的半导体器件具有上述结构。下面将描述本发明的一个特征。本发明的这个特征在于，在多级互连中的最上级互连43a上方布置缓冲层47，并且在缓冲层47上方形成再分布互连50，简而言之，采用了多级互连、缓冲层47和再分布互连50的三层结构。
如果没有缓冲层47，则会发生以下描述的现象。当完成半导体器件时，在使该半导体器件暴露到剧烈的温度变化中的同时通过检查其操作来进行可靠性测试。在这种可靠性测试中，应力作为膜的膨胀和收缩的结果出现。如图2所示，该应力集中于其中埋有再分布互连7的开口部分6的边界上，更具体地说，集中于膨胀和收缩方式不同的膜(即聚酰亚胺树脂膜5、再分布互连7和氧化硅膜4)的界面开始彼此接触的三重点上。所得到的应力蔓延到该三重点附近的层间绝缘膜2与氮化硅膜3之间的边界并引起界面剥离。可靠性测试之后进行电特性测试。在这种电特性测试中给最上级互连1施加电压。由于层间绝缘膜2和氮化硅膜3在它们的处于最上级互连1之间的边界处剥离，所以构成最上级互连1的铜在最上级互连1之间漂移并移动。作为结果，通过在最上级互连1之间漂移的铜发生短路故障。
另一方面，在实施例1中，发生在如图4所示的三重点X上的应力集中。具体地说，应力集中在开口部分49附近的再分布互连50、聚酰亚胺树脂膜48和缓冲层47的界面开始彼此接触的三重点上。然而，如图4所示，缓冲层47将应力集中于其上的三重点X与氮化硅膜44和将作为层间绝缘膜的氧化硅膜42b之间的界面Y隔开。这个距离抑制集中于三重点X上的应力到达界面Y。此外，缓冲层47主要由例如相对较软的铝膜制成，使得其可以缓和集中于三重点X上的应力。因此，如此布置的缓冲层47可以缓和应力到界面Y的传递，由此防止在界面Y处的剥离。换句话说，可以防止在最上级互连43a与最上级互连43b之间氮化硅膜44从氧化硅膜(层间绝缘膜)42b上剥离，可以防止铜在最上级互连43a与最上级互连43b之间的漂移，并且可以防止最上级互连43a与最上级互连43b之间的短路故障。
特别地，当最上级互连43a和43b由铜膜制成时，如果在氮化硅膜44与其中埋有最上级互连43a和43b的氧化硅膜42b之间的界面Y处出现剥离部分，则比铝更易扩散的铜很容易经由剥离部分而移动。于是容易发生由于最上级互连43a和43b之间的铜漂移而引起的短路故障。当最上级互连43a和43b由铜膜制成时，本发明由于布置缓冲层47以防止界面Y处的剥离因而是显著有效的。然而，本发明并不限于由铜膜制成的最上级互连43a和43b，而是对于由铝膜或钨膜制成的最上级互连43a和43b也同样有效，原因是缓冲层47的布置可以缓和应力，若非如此，该应力将会引起界面Y处的剥离。
在实施例1中，单独地说明多级互连、缓冲层47以及再分布互连50的原因如下。多级互连的功能仅仅是作为互连，并且图3中的多级互连与之相对应。形成于最上层的互连是最上级互连(焊盘)43a和43b。最上级互连43a和43b是仅用作互连的多个互连中形成于最上层中的那些互连。
除了用作互连之外，缓冲层47还具有一个重要功能，即缓和由互连的再分布而产生的应力。这种应力缓和功能是有意地赋予缓冲层的。在实施例1的半导体器件的构成元件中，只有缓冲层47被有意地赋予这种应力缓和功能。通过有意地布置缓冲层47，可以充分地缓和集中于三重点X上的应力。为了表达这种意图，将缓冲层47看作是一个独立的元件。
此外，如上所述，除了作为互连的功能之外，再分布互连50还具有一个功能，即在半导体晶片阶段完成封装。其在功能上不同于简单的互连，原因在于其将最上级互连43a的空间变换为凸点电极56的空间，并将最上级互连43a引出到凸点电极56。因此独立于多级互连地描述再分布互连50。再分布互连50充分地厚于构成多级互连的互连，这暗示着在再分布互连50处产生的应力增大并且容易发生在三重点X正下方的界面Y处的剥离。
下面将描述在实施例1中的缓冲层47的构成。缓冲层47的宽度优选地大于缓冲层47所连接到的最上级互连43a的宽度并且大于开口部分49的宽度。当缓冲层47的宽度大于最上级互连43a的宽度时，缓冲层47可以位于最上级互连43a与最上级互连43b之间的界面Y的正上方，并且可以完全防止应力传递到界面Y。这使得可以防止界面Y处由于应力而引起的剥离，并且此外，可以防止若非如此就会在最上级互连43a与43b之间发生的短路故障。此外，通过将缓冲层47的宽度调整为大于开口部分49的宽度，可以在应力集中于其上的三重点X的正下方形成缓冲层47。这使得可以充分地缓和应力从应力集中于其上的三重点X到在三重点X正下方的位置的传递。这同样防止了界面Y处由于应力而引起的剥离。
下面将描述根据实施例1的半导体器件的制造方法。首先，在半导体衬底2上方形成图3中所示的n沟道MISFET Q1和p沟道MISFETQ2。这一步骤使用常规采用的工艺技术来执行。然后，在半导体衬底20上方形成多级互连。如图3所示，该多级互连由钨互连32和四层铜互连制成。铜互连可以例如通过大马士革工艺形成。下面会将最上级互连43a和43b的形成作为使用大马士革工艺形成铜互连的示例来描述。
如图5所示，在形成下级互连(未示出)之后，在下级互连上方叠置氮化硅膜42a和氧化硅膜42b。氮化硅膜42a和氧化硅膜42b可以例如通过CVD(化学汽相淀积)形成。然后，通过光刻和刻蚀在由氮化硅膜42a和氧化硅膜42b制成的层间绝缘膜中形成槽。在包括槽的内部的氧化硅膜42b上方形成将作为阻挡金属膜的氮化钛膜之后，在该氮化钛膜上方形成由薄铜膜制成的种子层。该种子层可以例如通过溅射形成。然后，在该氧化硅膜42b上方形成厚铜膜，以便用铜膜填充槽。该铜膜例如可以通过镀覆形成。通过化学机械抛光去除形成于氧化硅膜42b上方的铜膜的不必要部分，由此可以形成在槽中埋有铜膜的最上级互连43a和43b。以这种方式，可以形成最上级互连43a和43b。
如图5所示，氮化硅膜44和将作为第一绝缘膜的氧化硅膜45叠置在包括最上级互连43a和43b的上表面的氧化硅膜42b上方。氮化硅膜44和氧化硅膜45例如通过CVD形成，并且它们具有大约500nm的厚度。氮化硅膜44用作用于防止构成最上级互连43a和43b的铜的外部扩散的阻挡绝缘膜。氮化硅膜44可以用碳氮化硅膜代替。
如图6所示，通过使用光刻和刻蚀，在氮化硅膜44和氧化硅膜45中形成开口部分(第一开口部分)46。最上级互连43a从该开口部分46的底部露出。构成最上级互连43a的铜膜的表面通过这一处理而露出，因而必须进行低损伤的灰化或清洗处理以防止露出的铜膜的腐蚀。关于开口部分46的形状，优选具有低纵横比(开口部分46的深度与开口部分46的直径的比大约为1或更小)的结构，以便于稍后将描述的缓冲层47的填充。
如图7所示，在包括开口部分46的内部的氧化硅膜45上方连续地形成钛/氮化钛膜47a、铝膜47b和氮化钛膜47c。所得到的叠置膜(第一导体膜)例如可以通过溅射形成。钛/氮化钛膜47a和氮化钛膜47c用作阻挡金属膜，并且作为替代，可以使用钽膜或氮化钽膜。
如图8所示，通过光刻和刻蚀对叠置膜进行构图，由此可以形成由钛/氮化钛膜47a、铝膜47b和氮化钛膜47c的叠置膜制成的缓冲层47。
如图9所示，在包括缓冲层47的上表面的氧化硅膜45上方形成聚酰亚胺树脂膜(第二绝缘膜)48。如图10所示，使用光刻对聚酰亚胺树脂膜48进行构图以在聚酰亚胺树脂膜48中形成开口部分(第二开口部分)49。缓冲层47的表面从该开口部分49的底部露出。
如图11所示，在其中形成有开口部分49的聚酰亚胺树脂膜48上方形成由薄铜膜制成的种子层51a。种子层51a例如可以通过溅射形成。在将光刻胶膜57涂覆到种子层51a上之后，通过曝光和显影对光刻胶膜57进行构图。进行该构图以便如图12所示将光刻胶膜57从再分布互连形成区域中去除。
如图13所示，利用构图的光刻胶膜57作为掩膜，在种子层51a上方形成铜膜51和镍膜52。铜膜51和镍膜52用作第二导体膜，并且例如可以通过利用种子层51a作为电极的电解镀来形成。种子层51a与铜膜51一体化，因此在后面的附图中没有示出种子层51a。
如图14所示，在去除构图的光刻胶膜57之后，通过湿法刻蚀从覆盖有光刻胶膜57的区域中去除种子层51a，由此形成由铜膜51和镍膜52的叠置膜制成的再分布互连50。在铜膜51上方形成镍膜52是为了防止铜膜51与将在再分布互连50上方的凸点电极形成区域中形成的焊膏56a之间发生反应。当从覆盖有光刻胶膜57的区域去除种子层51时，同时对再分布互连50的表面进行刻蚀，而这不会造成问题，因为再分布互连50比种子层51a厚得多。
如图15所示，在由铜膜51和镍膜52制成的再分布互连50上方形成聚酰亚胺树脂膜(第三绝缘膜)53。然后，使聚酰亚胺树脂膜53经受曝光和显影，由此如图16所示在凸点电极形成区域中形成开口部分(第三开口部分)54。从该开口部分54的底部露出再分布互连50。
如图17所示，在从开口部分54露出的再分布互连(凸点焊接区(land))50上方通过无电镀形成金膜55。如图18所示，通过焊料印刷将焊膏56a印刷在金膜55上。将刚刚印刷后的焊膏56a几乎平坦地印刷在比该凸点焊接区宽的区域中。通过加热该半导体衬底20使焊膏56a回流(熔融和再结晶)，在金膜55上方形成如图4所示的半球状凸点电极56。凸点电极56例如由包括锡(Sn)、银(Ag)和铜(Cu)的无铅(Pb)焊料制成。凸点电极56可以通过镀覆而不是上述的印刷而形成。凸点电极56还可以通过将预先形成的焊球供给到凸点焊接区上并随后使其在半导体衬底20上回流而形成。通过再分布互连50，使得形成于再分布互连50上方的凸点焊接区的空间比便于安装凸点电极56的最上级互连43a的空间更宽。以这种方式，可以制造实施例1的半导体器件。
然后执行可靠性测试(拣选测试)，其中在向由此制造出的半导体器件施加例如-50℃至125℃之间的温度变化的同时，对其进行重复操作。此时，将热负载重复加于该半导体器件，这引起构成半导体器件的膜的膨胀和收缩。特别地，收缩应力发生在如图4所示的作为再分布互连50的一部分的镍膜52以及聚酰亚胺树脂膜48中。因此，应力集中于三个膜(即构成再分布互连50的铜膜51、聚酰亚胺膜48以及缓冲层47)的界面开始彼此接触的三重点X上。用于吸收应力的缓冲层47位于应力集中于其上的三重点X正下方，从而缓和在氮化硅膜44与其中嵌有最上级互连43a、并将作为层间绝缘膜的氧化硅膜42b之间的界面Y处的应力。因此可以防止在界面Y处的剥离。
可靠性测试之后进行半导体器件的电特性测试。尽管在最上级互连43a与最上级互连43b之间出现了电位差，但是由于防止了界面Y处的剥离，因此不会发生最上级互连43a与最上级互连43b之间的铜漂移。因此，不会发生由于最上级互连43a与最上级互连43b之间的导电而引起的短路故障。由此制造出的半导体器件因此提高了可靠性。
下面将描述实施例1的半导体器件的修改示例。图19是示出实施例1的修改示例的横截面视图。在图19中，该修改示例的特征在于，用于将最上级互连43a连接到缓冲层47的开口部分46和用于连接缓冲层47和再分布互连50的开口部分49形成于平面上不同的位置处。在实施例1中，如图4所示，开口部分49经由缓冲层47形成于开口部分46的正上方，并且它们在平面上彼此重叠。而另一方面，在该修改示例中，如图19所示，开口部分49形成在远离开口部分46正上方位置的位置处。这使得可以防止在界面Y处的膜剥离，因为可以使界面Y远离应力集中于其上的三重点X的正下方的位置。
最上级互连43a形成于开口部分46之下，并且靠近最上级互连43a形成另一个最上级互连43b。当在出现于开口部分46附近的氧化硅膜42b与氮化硅膜44之间的界面Y处发生剥离时，铜漂移不可避免地引起最上级互连43a与最上级互连43b之间的短路。特别是当没有布置缓冲层47时，再分布互连50经由开口部分46而形成。于是，界面Y不可避免地存在于三重点X的正下方，并且由于应力而容易发生界面Y处的剥离。在此，如实施例1所示，通过布置缓冲层47，即使界面Y存在于三重点X之下，也可以由于应力缓和效果以及三重点X与界面Y之间的距离增大而防止在界面Y处发生剥离。此外，在该修改示例中，缓冲层47在图19的横向方向上延伸，这使得在不同于开口部分49的位置的位置处形成开口部分46。换句话说，缓冲层47的布置使得用于将缓冲层47连接到再分布互连50的开口部分49能够被布置在与用于将最上级互连43a连接到缓冲层47的开口部分46的正上方位置远离的位置处。因此可以使得应力集中于其上的三重点X远离界面Y，由此应力到界面Y的传递可以被进一步减小，使得防止了界面Y处的剥离。因此，通过布置缓冲层47，可以容易地改变最上级互连43a、缓冲层47以及再分布互连50的连接布局，并且可以实现一种相对来说在界面Y上免受应力的布局。
(实施例2)在实施例1中，如图4所示，通过使用开口部分46在最上级互连43a上布置缓冲层47。而另一方面，在实施例2中，如图20所示，在最上级互连43a与缓冲层47之间形成塞60。
图20是示出根据实施例2的半导体器件的结构的一部分的横截面视图。从图20中看到，省略了在最上级互连43a和43b之下的下级互连。图20中与实施例1的不同之处在于实施例2的器件配备有塞60。在实施例2中，在最上级互连43a上方形成塞60，并且在塞60上方形成缓冲层47。这样一种构造同样使得可以防止在界面Y处由于应力而引起的膜剥离，因为在应力集中于其上的三重点X与界面Y之间布置了用于缓和应力的缓冲层47。塞60的优点在于，与其中将缓冲层47布置在形成于最上级互连43a上方的开口部分46中的实施例1相比，可以减小最上级互连43a上方的开口面积。通过减小该开口面积，可以将构成最上级互连43a的铜膜的暴露减小到在制造步骤期间所需的最小程度。因此可以减少对铜膜表面的腐蚀。塞60例如由钨膜制成。
实施例2的半导体器件具有下述结构。下面将参考某些附图来描述其制造方法。
下面将描述在形成最上级互连43a和43b之后的步骤。如图21所示，在其中形成有最上级互连43a和43b的氧化硅膜42b上方，连续地形成氮化硅膜44和氧化硅膜45。为了形成这些氮化硅膜44和氧化硅膜45，例如可以采用CVD。由氮化硅膜44和氧化硅膜45制成的叠置膜用作第一绝缘膜。
使用光刻和刻蚀，形成穿透氮化硅膜44和氧化硅膜45并到达最上级互连43a的槽。在包括该槽的内部的氧化硅膜45上方形成钨膜。该钨膜例如可以采用CVD来形成。然后，例如通过CMP来对钨膜的表面进行抛光，以去除钨膜的不必要部分。通过这一步骤，通过将钨膜埋于槽中形成塞60。
如图22所示，在其中形成有塞60的氧化硅膜45上方形成缓冲层47。例如可以通过连续地淀积氮化钛膜、铝膜和氮化钛膜以形成叠置膜(第一导体膜)并随后通过光刻和刻蚀对所得到的叠置膜进行构图来形成缓冲层47。氮化钛膜和铝膜例如可以使用溅射来形成。
如图23所示，在其上方形成有缓冲层47的氧化硅膜45上方形成氧化硅膜61和氮化硅膜62。该氧化硅膜61和氮化硅膜62例如可以使用CVD来形成。该氧化硅膜61的厚度例如大约为200nm，而该氮化硅膜62的厚度例如大约为600nm。
如图24所示，使用光刻和刻蚀，在氧化硅膜61和氮化硅膜62中形成开口部分63。缓冲层47的表面从该开口部分63的底部露出。
如图25所示，在其中形成有开口部分63的氮化硅膜62上方形成聚酰亚胺树脂膜48。氧化硅膜61、氮化硅膜62和聚酰亚胺树脂膜48的叠置膜用作第二绝缘膜。然后，通过使用光刻，在聚酰亚胺树脂膜48中形成开口部分49。通过形成于聚酰亚胺树脂膜48中的开口部分49以及形成于氧化硅膜61和氮化硅膜62中的开口部分63形成较大的开口部分。然后，形成再分布互连以使之嵌入开口部分49和63中。此后的步骤与实施例1的那些步骤类似，因此省略了对这些步骤的描述。
在实施例2中，描述了从氧化硅膜61、氮化硅膜62以及聚酰亚胺树脂膜48的叠置膜来形成缓冲层47与再分布互连之间的层间绝缘膜的示例。该层间绝缘膜可以只包括聚酰亚胺树脂膜48，而无需形成氧化硅膜61和氮化硅膜62。
基于本发明的某些实施例对本发明进行了具体的描述。无需赘言，本发明并不限于这些实施例或受到这些实施例的限制，并且在不偏离本发明的范围的情况下，可以做出多种改变。
本发明可以广泛地用于半导体器件的制造工业中。
权利要求
1.一种半导体器件，包括(a)半导体衬底；(b)层间绝缘膜，其形成于所述半导体衬底上方；(c)最上级互连，其形成为使得所述互连埋于所述层间绝缘膜中；(d)缓冲层，其形成于所述最上级互连上方；(e)再分布互连，其形成于所述缓冲层上方；以及(f)凸点电极，其形成于所述再分布互连的一个端部上方。
2.根据权利要求1所述的半导体器件，其中在其中埋有所述最上级互连的所述层间绝缘膜上方形成第一绝缘膜，并且所述缓冲层形成为使得连接到从在所述第一绝缘膜中制作的第一开口部分露出的所述最上级互连。
3.根据权利要求2所述的半导体器件，其中在所述缓冲层上方形成第二绝缘膜，并且所述再分布互连形成为使得连接到从在所述第二绝缘膜中制作的第二开口部分露出的所述缓冲层。
4.根据权利要求3所述的半导体器件，其中所述缓冲层用于防止所述第一绝缘膜从所述层间绝缘膜剥离，所述剥离的发生是由于在所述再分布互连与所述第二绝缘膜之间的界面处产生的应力。
5.根据权利要求3所述的半导体器件，其中所述缓冲层的宽度大于所述最上级互连的宽度，并且同时，大于所述第二开口部分的宽度。
6.根据权利要求1所述的半导体器件，其中在其中埋有所述最上级互连的所述层间绝缘膜上方形成第一绝缘膜，并且所述缓冲层形成于布置在所述第一绝缘膜中的塞的上方且连接到所述最上级互连。
7.根据权利要求3所述的半导体器件，其中所述第一开口部分和所述第二开口部分形成于在平面上彼此不同的位置处。
8.根据权利要求3所述的半导体器件，其中所述第二绝缘膜由聚酰亚胺树脂膜制成。
9.根据权利要求1所述的半导体器件，其中所述最上级互连由铜膜制成。
10.根据权利要求1所述的半导体器件，其中所述最上级互连由铝膜或钨膜制成。
11.根据权利要求1所述的半导体器件，其中所述缓冲层由铝膜或铝合金膜制成。
12.根据权利要求1所述的半导体器件，其中所述再分布互连由铜膜和镍膜的叠置膜制成。
13.一种半导体器件的制造方法，包括以下步骤(a)在半导体衬底上方形成层间绝缘膜；(b)形成最上级互连，使得将所述互连埋于所述层间绝缘膜中；(c)在其中埋有所述最上级互连的所述层间绝缘膜上方形成第一绝缘膜；(d)在所述第一绝缘膜中形成第一开口部分，以从所述第一开口部分露出所述最上级互连；(e)在包括所述第一开口部分的内部的所述第一绝缘膜上方形成第一导体膜；(f)对所述第一导体膜进行构图，以形成缓冲层；(g)在所述缓冲层上方形成第二绝缘膜；(h)在所述第二绝缘膜中形成第二开口部分，以从所述第二开口部分露出所述缓冲层；(i)在包括所述第二开口部分的内部的所述第二绝缘膜上方形成第二导体膜；以及(j)对所述第二导体膜进行构图，以形成再分布互连。
14.根据权利要求13所述的半导体器件的制造方法，还包括以下步骤(k)在所述再分布互连上方形成第三绝缘膜；(l)在所述第三绝缘膜中形成第三开口部分，并且从所述第三开口部分露出所述再分布互连；以及(m)在从所述第三开口部分露出的所述再分布互连上方形成凸点电极。
15.根据权利要求13所述的半导体器件的制造方法，其中所述缓冲层防止所述第一绝缘膜从所述层间绝缘膜剥离，所述剥离的发生是由于在所述再分布互连与所述第二绝缘膜之间的界面处产生的应力。
16.根据权利要求13所述的半导体器件的制造方法，其中所述缓冲层的宽度大于所述最上级互连的宽度，并且同时，大于所述第二开口部分的宽度。
17.根据权利要求13所述的半导体器件的制造方法，其中将所述第一开口部分和所述第二开口部分形成于在平面上彼此不同的位置处。
18.根据权利要求13所述的半导体器件的制造方法，其中所述最上级互连由铜膜制成，并且所述缓冲层由阻挡金属膜和铝膜的叠置膜制成。
19.根据权利要求18所述的半导体器件的制造方法，其中所述再分布互连由铜膜和镍膜的叠置膜制成。
20.一种半导体器件的制造方法，包括以下步骤(a)在半导体衬底上方形成层间绝缘膜；(b)形成最上级互连，使得将所述互连埋于所述层间绝缘膜中；(c)在其中埋有所述最上级互连的所述层间绝缘膜上方形成第一绝缘膜；(d)在所述第一绝缘膜中形成待连接到所述最上级互连的塞；(e)在包括所述塞的上表面的所述第一绝缘膜上方形成第一导体膜；(f)对所述第一导体膜进行构图并在所述塞上方形成缓冲层；(g)在所述缓冲层上方形成第二绝缘膜；(h)在所述第二绝缘膜中形成开口部分，并从所述开口部分露出所述缓冲层；(i)在包括所述开口部分的内部的所述第二绝缘膜上方形成第二导体膜；以及(j)对所述第二导体膜进行构图，以形成再分布互连。
全文摘要
提供了一种能够通过防止最上级互连之间的短路故障来提高使用WPP的半导体器件的可靠性的技术。在本发明中，在最上级互连与再分布互连之间形成缓冲层。最上级互连由铜膜制成，而缓冲层由铝膜制成。再分布互连由铜膜和镍膜的叠置膜制成。在这样一种半导体器件中，当执行低温与高温之间的温度循环时，应力集中发生在三重点上。缓冲层的存在缓和了三重点上的应力集中，因此可以抑制应力到三重点正下方的界面的传递。由此可以防止由于界面处的应力而引起的剥离。
文档编号H01L21/768GK1929124SQ20061011598
公开日2007年3月14日 申请日期2006年8月22日 优先权日2005年9月6日
发明者鸟居克裕, 松尾修志 申请人:株式会社瑞萨科技