专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及其制造方法，尤其涉及具有将扩散层用作布线的半导体元件的半导体器件及其制造方法。
背景技术：
以往，各存储单元具有两个电荷存储部，也就是存在一个单元两个位方式的非易失性半导体存储器件。这种非易失性半导体器件，例如如以下那样形成。首先，在半导体衬底上形成被元件分离用的场氧化膜所包围的有源区域，在其上形成栅氧化膜、多晶硅膜、硅化钨膜(WSi膜)、栅上NSG膜、栅上氮化膜。之后，将抗蚀剂作为掩模，加工栅氧化膜、多晶硅膜、WSi膜、栅上NSG膜、栅上氮化膜而同时形成单元晶体管以及外围电路晶体管栅极。这时，在存储单元区域中，将栅极加工成沿第1方向延伸的多个线。
接着，通过离子注入形成单元晶体管以及外围电路晶体管的LDD，进行按顺序形成了NSG膜、硅氮化膜(电荷存储膜)、NSG膜以后的深腐蚀，而形成单元晶体管以及外围电路晶体管的第1侧壁(电荷存储部)。其后，将栅极以及第1侧壁作为掩模而进行离子注入，形成单元晶体管以及外围电路晶体管N+扩散层(源极/漏极)。这时，N+扩散层，沿着在第1方向上延伸的栅极而形成为线状。进而，进行将NSG膜叠层后的深腐蚀在第1侧壁的外侧形成第2侧壁。另外，将栅极、第1侧壁以及第2侧壁作为掩模在N+扩散层上形成硅化钴。
接着，在用NSG膜将第2侧壁间隔掩埋后，将栅上氮化膜作为停止层用CMP将NSG膜平坦化，其后，除去栅上氮化膜，将抗蚀剂作为掩模而除去栅上NSG膜使WSi膜露出。
其后，全面地形成钨膜(W膜)，以抗蚀剂作为掩模将W膜进行蚀刻而形成字线。进而，将没有用字线覆盖的区域的WSi膜以及多晶硅膜除去，并将栅电极加工成岛状。其后，在形成了中间绝缘膜以后，形成将N+扩散层(源极/漏极)露出的接触孔，而形成触点(contact)。
在这样的构成中，N+扩散层与多个单元晶体管的源极/漏极形成为一体，作为布线(扩散层布线)而被使用。
在将扩散层作为布线而使用的情况下，以降低布线的电阻值为目的的存储单元结构，例如，在专利文献1中有记载。
专利文献1特开平6-216393号公报在如上述那样的以往的非易失性半导体器件的构成中，在单元晶体管的N+扩散层中形成硅化钴以谋求低电阻化，但是，若与金属布线比较则表面电阻则为10倍以上。例如，300nm的钨W的表面电阻是Rs＝0.7Ω/□，硅化钴6nm的表面电阻值是Rs＝10Ω/□。为此，需要在上方的1M(第1金属布线层)中与N+扩散层并联而衬以金属布线，存在与此相应的单元块尺寸增大的问题。
另外，为了将单元晶体管和外围电路晶体管同时地形成，在外围电路晶体管中也形成电荷存储膜，其结果，与没有形成电荷存储膜的情况相比较，外围电路晶体管的热载流子耐性变弱。
进而，为了将单元晶体管和外围电路晶体管同时地形成，在单元晶体管的栅电极中，也需要形成WSi膜。为此，在将栅电极蚀刻成岛状时，就需要对WSi以及多晶硅膜进行蚀刻，而成为多个材料的蚀刻，存在蚀刻处理变得复杂的问题。
发明内容
涉及本发明的半导体器件，其特征在于，包括半导体衬底；在上述半导体衬底的上方沿第1方向配置的多个第1布线；在上述半导体衬底的表面沿与上述第1方向正交的第2方向延伸，并具有与上述第1布线重叠的第1扩散层部分的多个扩散层；在上述半导体衬底与上述第1布线之间，被配置在沿各第1布线配置的多个第1扩散层部分之中邻接的第1扩散层部分之间、并与上述第1布线电连接的第1导电膜；在第1导电膜的侧方被配置在与上述第1导电膜邻接的上述扩散层之间，并沿上述扩散层延伸的侧壁部；以及在上述侧壁部之间以在上述各扩散层上沿各扩散层延伸的方式按规定的膜厚埋入的多个第2导电膜。
第1导电膜，例如，构成存储晶体管的栅极，第1扩散层部分构成源极漏极。另外，扩散层以及第2导电膜构成位线，第1布线构成字线。
在该半导体器件中，在多个第1布线与多个扩散层之间的线状部分的交差部分形成了第1导电膜。在第1导电膜的两侧，侧壁部沿着扩散层延伸着，第2导电膜埋入侧壁部之间。通过该第2导电膜，可以充分地补偿扩散层的导电率。换言之，可以降低用第2导电膜和扩散层构成的布线的电阻值。
另外，由于是将第2导电膜埋入侧壁部之间的构成，第2导电膜的膜厚的调整容易，根据膜厚的调整，可以容易地调整用第2导电膜和扩散层构成的布线的电阻值。
另外，在通过在上层沿扩散层而形成金属布线、并在多个地方在金属布线和扩散层之间取得触点来补偿扩散层的导电率的情况下，为了确保触点形成的区域，具有半导体器件大型化的担心。另一方面，在本发明的构成中，由于可以通过第1导电膜充分地补偿扩散层的导电率，没有必要通过上层金属布线来补偿扩散层的导电率，可以防止半导体器件的大型化。另外，由于在侧壁部之间，只埋入第1导电膜，没有由于设置第1导电膜而引起的半导体器件的的大型化的担心。
涉及本发明的半导体器件的制造方法，其特征在于，包括准备半导体衬底的工序；在上述半导体衬底上按顺序形成第1绝缘膜、第1导电膜、第2绝缘膜以形成多层叠层膜的工序；将上述多层叠层膜加工成包含沿第1方向延伸的多个线状图案的图案的步骤；在上述多个线状图案的两侧形成沿各线状图案延伸的侧壁部的工序；在上述半导体衬底的表面形成在上述侧壁部的两侧沿上述侧壁部延伸的多个扩散层的工序；在上述侧壁部之间以规定的膜厚埋入第2导电膜，并在各扩散层上以沿扩散层延伸的方式形成第2导电膜的工序；形成将上述侧壁部之间掩埋并且覆盖上述线状图案的第3绝缘膜的工序；将上述第3绝缘膜平坦化至上述侧壁部的高度以使上述线状图案的第2绝缘膜露出的工序；除去上述第2绝缘膜以露出上述第1导电膜的工序；在上述第1导电膜上及上述第3绝缘膜上形成第3导电膜的工序；将上述第3导电膜加工成沿与上述第1方向大致正交的第2方向延伸的多个第1布线的工序；以及在未被上述第1布线覆盖的部分除去上述线状图案的第1导电膜的工序。
由第1绝缘膜、第1导电膜、第2绝缘膜形成的线状图案，例如构成存储晶体管栅极。另外，扩散层以及第2导电膜构成位线，第3导电膜构成字线。
在沿第1方向延伸的多个线状图案的两侧设置沿栅极延伸的侧壁部。在侧壁部之间形成沿线状图案延伸的扩散层，在各扩散层上设置沿扩散层延伸的第2导电膜，以此，来形成由扩散层以及第2导电膜形成的布线。在该制造方法中，通过被埋入侧壁部间的第2导电膜，可以充分地补偿扩散层的导电率。换言之，可以降低由扩散层以及第2导电膜形成的布线的电阻值。
另外，由于是将第2导电膜埋入侧壁部之间，第1导电膜的膜厚的调整容易，通过据膜厚的调整，可以容易地调整由扩散层以及第2导电膜形成的布线的电阻值。
另外，由于只将第2导电膜埋入侧壁部之间，没有必要另外设置用于设置第2导电膜的区域，可以防止半导体器件的大型化。另外，由于通过第2导电膜可以充分地补偿扩散层的导电率，不需要通过上层金属布线来补偿扩散层的导电率，可以防止半导体器件的大型化。
其他的本发明的半导体器件的制造方法，其特征在于，包括准备包含存储单元区域和外围电路区域的半导体衬底的工序，其中，该存储单元区域形成存储单元晶体管，该外围电路区域形成外围电路晶体管；用第5绝缘膜覆盖上述外围电路区域的工序；在上述存储单元区域按顺序形成第1绝缘膜、第1导电膜、第2绝缘膜以形成多层叠层膜的工序；将上述多层叠层膜加工成包含沿第1方向延伸的多个线状图案的图案的步骤；在上述多个线状图案的两侧形成沿各线状图案延伸的侧壁部的工序；在上述半导体衬底的表面形成在上述侧壁部的两侧沿上述侧壁部延伸的多个扩散层的工序；在上述侧壁部之间以规定的膜厚埋入第2导电膜，并在各扩散层上以沿扩散层延伸的方式形成第2导电膜的工序；形成将上述侧壁部之间掩埋并且覆盖上述线状图案的第3绝缘膜以覆盖上述存储单元区域的工序；除去覆盖上述外围电路区域的上述第5绝缘膜的工序；在上述外围电路区域形成外围电路晶体管的工序；在上述外围电路晶体管及上述第3绝缘膜上形成第4绝缘膜的工序；将上述第4绝缘膜及上述第3绝缘膜平坦化至上述侧壁部的高度以使上述线状图案的第2绝缘膜露出的工序；除去上述第2绝缘膜以露出上述第1导电膜的工序；在上述第1导电膜上及上述第3绝缘膜上形成第3导电膜的工序；将上述第3导电膜加工成沿与上述第1方向大致正交的第2方向延伸的多个第1布线的工序；以及在未被上述第1布线覆盖的部分除去上述线状图案的第1导电膜的工序。
在该制造方法中，通过在侧壁部间埋入的第2导电膜，可以充分地补偿扩散层的导电率。换言之，可以降低由扩散层以及第2导电膜形成的布线的电阻值。另外，由于将第2导电膜埋入侧壁部之间，第1导电膜的膜厚调整容易，通过膜厚调整，可以容易地调整由扩散层以及第2导电膜形成的布线的电阻值。另外，由于只是将第2导电膜埋入侧壁部之间，不需要另外设置用于设置第2导电膜的区域，可以防止半导体器件的大型化。另外，由于通过第2导电膜可以充分地补偿扩散层的导电率，不需要通过上层金属布线来补偿扩散层的导电率，可以防止半导体器件的大型化。
在该制造方法中，由于分别将存储单元区域和外围电路区域进行加工，可以不在外围电路晶体管中形成电荷存储膜。由此，可以防止外围电路晶体管的热载流子耐性变弱。
在该制造方法中，由于分别将存储单元区域和外围电路区域进行加工，可以不在存储单元晶体管的栅电极形成硅化物。由此，栅电极蚀刻工序变得容易。
另外，其他的本发明的半导体器件的制造方法，其特征在于，包括准备包含存储单元区域和外围电路区域的半导体衬底的工序，其中，该存储单元区域形成存储单元晶体管，该外围电路区域形成外围电路晶体管；在上述存储单元区域及上述外围电路区域按顺序形成第1绝缘膜、第1导电膜、第2绝缘膜以形成多层叠层膜的工序；在上述存储单元区域中，将上述多层叠层膜加工成包含沿第1方向延伸的多个线状图案的图案的步骤；在上述多个线状图案的两侧形成沿各线状图案延伸的侧壁部的工序；在上述半导体衬底的表面形成在上述侧壁部的两侧沿上述侧壁部延伸的多个扩散层的工序；在上述侧壁部之间以规定的膜厚埋入第2导电膜，并在各扩散层上以沿扩散层延伸的方式形成第2导电膜的工序；形成将上述侧壁部之间掩埋并且覆盖上述线状图案的第3绝缘膜以覆盖上述存储单元区域的工序；在上述外围电路区域中加工上述多层叠层膜以形成外围电路晶体管的工序；在上述外围电路晶体管及上述第3绝缘膜上形成第4绝缘膜的工序；将上述第4绝缘膜及上述第3绝缘膜平坦化至上述侧壁部的高度以使上述线状图案的第2绝缘膜露出的工序；除去上述第2绝缘膜以露出上述第1导电膜的工序；在上述第1导电膜上及上述第3绝缘膜上形成第3导电膜的工序；将上述第3导电膜加工成沿与上述第1方向大致正交的第2方向延伸的多个第1布线的工序；以及在未被上述第1布线覆盖的部分除去上述线状图案的第1导电膜的工序。
在该制造方法中，通过在侧壁部间埋入的第2导电膜可以充分地补偿扩散层的导电率。换言之，可以降低由扩散层以及第2导电膜形成的布线的电阻值。另外，由于将第2导电膜埋入侧壁部之间，第1导电膜的膜厚调整容易，通过膜厚的调整可以容易地调整由扩散层以及第2导电膜形成的布线的电阻值。另外，由于只是将第2导电膜埋入侧壁部之间不需要另外设置用于设置第2导电膜的区域，可以防止半导体器件的大型化。另外，由于通过第2导电膜可以充分地补偿扩散层的导电率，不需要通过上层金属布线来补偿扩散层的导电率，可以防止半导体器件的大型化。
在该制造方法中，由于对存储单元区域和外围电路区域分别进行加工，故能够不在外围电路晶体管上形成电荷存储膜。由此，可以防止外围电路晶体管的热载流子耐性变弱。
另外，在存储单元区域以及外围电路区域形成由第1绝缘膜、第1导电膜、第2绝缘膜形成的多层叠层膜，用该多层布线膜形成存储单元晶体管以及外围电路晶体管栅极。也就是，由于用公用的多层布线膜形成存储单元区域以及外围电路区域的晶体管，故可以降低用于栅极形成的成膜工序。
根据本发明，在将扩散层作为布线而使用的半导体器件中，在防止大型化的同时可以降低扩散层布线的电阻值。
图1是表示本发明的半导体器件1000的概略构成的平面图。
图2是表示图1的A-A截面图中的实施例1的半导体器件1000制造方法的工艺图(1)。
图3是表示图1的A-A截面图中的实施例1的半导体器件1000制造方法的工艺图(2)。
图4是表示图1的A-A截面图中的实施例1的半导体器件1000制造方法的工艺图(3)。
图5是表示图1的A-A截面图中的实施例1的半导体器件1000制造方法的工艺图(4)。
图6是表示图1的A-A截面图中的实施例1的半导体器件1000制造方法的工艺图(5)。
图7是表示图1的A-A截面图中的实施例1的半导体器件1000制造方法的工艺图(6)。
图8是表示图1的C-C截面图中的实施例1的半导体器件1000制造方法的工艺图。
图9是表示图1的B-B截面图中的实施例1的半导体器件1000制造方法的工艺图(1)。
图10是表示图1的B-B截面图中的实施例1的半导体器件1000制造方法的工艺图(2)。
图11是表示图1的B-B截面图中的实施例1的半导体器件1000制造方法的工艺图(3)。
图12是表示图1的B-B截面图中的实施例1的半导体器件1000制造方法的工艺图(4)。
图13是表示图1的A-A截面图中的实施例2的半导体器件1000制造方法的工艺图(1)。
图14是表示图1的A-A截面图中的实施例2的半导体器件1000制造方法的工艺图(2)。
图15是表示图1的A-A截面图中的实施例2的半导体器件1000制造方法的工艺图(3)。
图16是表示图1的A-A截面图中的实施例2的半导体器件1000制造方法的工艺图(4)。
图17是表示图1的A-A截面图中的实施例2的半导体器件1000制造方法的工艺图(5)。
图18是表示图1的A-A截面图中的实施例2的半导体器件1000制造方法的工艺图(6)。
图19是表示图1的C-C截面图中的实施例2的半导体器件1000制造方法的工艺图。
图20是表示图1的B-B截面图中的实施例2的半导体器件1000制造方法的工艺图(1)。
图21是表示图1的B-B截面图中的实施例2的半导体器件1000制造方法的工艺图(2)。
图22是表示图1的B-B截面图中的实施例2的半导体器件1000制造方法的工艺图(3)。
附图标记说明
1000 半导体器件1001 存储单元区域1002 外围电路区域101 半导体衬底102 场绝缘膜103 有源区域104 栅绝缘膜105 硅氮化膜(外围电路区域掩模用)106、201 多晶硅膜202 硅化钨膜(WSi膜)203 栅上绝缘膜(硅氧化膜)107、204 硅氮化膜108、205 LDD109 硅氧化膜110 电荷存储膜(硅氮化膜)111 硅氧化膜112、207 N+扩散层113、131、206 侧壁114 钨膜(W膜)115、208 掩埋绝缘膜116 钨膜(W膜)(字线)117 硬掩模118 中间绝缘膜120a、221a 接触孔121 1M布线具体实施方式
以下，将用于实施本发明的优选实施方式与附图共同进行详细说明。此外，在以下的说明中，各附图不过是在能够理解本发明的内容的程度上概略地表示形状、大小以及位置关系，从而，本发明不只限定于以各附图所例示的形状、大小以及位置关系。另外，在各附图中，为了构成的清晰，省略截面中的阴影线的一部分。进而，在后述中所例示的数值，不过本发明的合适的例子，从而，本发明不限定于所例示的数值。
实施例1首先，就基于本发明的实施例子1使用附图进行详细说明。
(1)整体构成图1是表示基于本发明的半导体器件1000的构成的平面图。图7(b)是图1中的A-A截面图，图8(c)是图1中的C-C截面图，图12是图1中的B-B截面图。在以下说明中，将纸面纵方向设为y方向，将纸面横方向设为x方向。
如图1所示，半导体器件1000具有存储单元区域1001、外围电路区域1002。半导体器件1000是各存储单元具有两个电荷存储部、也就是1单元2位方式的非易失性半导体器件。在存储单元区域1001形成了用场绝缘膜102所包围的有源区域103。在该有源区域103中，形成了多个单元晶体管Tr1。在存储单元区域1001中，形成了沿x方向延伸的多个字线116、沿y方向延伸的多个N+扩散层112、沿多个N+扩散层112形成的同时以包围存储单元区域1001的方式所形成的栅极图案130、在栅极图案130和字线116重叠的区域所形成的栅电极(多晶硅膜)106。
在这里，栅极图案130是被图7(b)以及图8(c)所示的侧壁(131、113)的内侧所规定的区域，与栅绝缘膜104的图案相同。在制造工序上，在栅极图案130中，作为栅电极的多晶硅膜106一旦以图1所示的图案形成，其后，除了与字线116重叠的区域蚀刻以外被除去。从而，在图7(b)的A-A截面，在字线116的下方存在多晶硅膜106，在图8(c)的C-C截面，在上方没有字线116，代替多晶硅膜106埋入了中间绝缘膜118。
栅极图案130，以将多个N+扩散层112相互分离的方式而形成。为此，栅极图案130，如图1所示，具有沿y方向延伸的多个部分、和将沿y方向延伸的部分在端部附近相互连接的部分而构成。另外，栅极图案130以包围存储单元区域1001的方式而形成。这是如下的构成在本半导体器件1000中，通过栅极图案130的内侧边缘部形成的侧壁(131、113)，在各扩散层逐个地将扩散层相互分离而进行电绝缘。
如图7(b)所示，在字线116的下方，在栅绝缘膜104上形成了多晶硅膜106。在栅绝缘膜104以及多晶硅膜106的两侧，形成了侧壁(131、113)。另一方面，如图8(c)所示，在字线116的下方以外，在栅绝缘膜104上不存在多晶硅膜106，而埋入了中间绝缘膜118。在栅绝缘膜104的两侧形成了侧壁(131、113)。侧壁131，包含以L字状形成的硅氧化膜109、由以L字状形成的硅氮化膜形成的电荷存储膜110、以将电荷存储膜110的L字状部分埋入的方式而形成的硅氧化膜111。侧壁131的结构是用由硅氧化膜109以及111组成的电荷阻挡层膜夹着电荷存储膜110的构造，而构成在电荷存储膜110中存储电子的电荷保持部(电荷存储部)。侧壁113，例如，是用NSG膜形成的硅氧化膜。侧壁113，如图7(b)所示，被配置在侧壁131和掩埋导电膜114之间。由此，侧壁113将侧壁131和掩埋导电膜114进行电绝缘。特别地，侧壁113将侧壁131的电荷存储膜110和掩埋导电膜114之间进行电绝缘。侧壁131沿着图1所示的栅极图案130的内侧边缘部而形成。换言之，侧壁131沿栅极图案130的开口部边缘部而形成，并环绕着各扩散层112。
如图7(b)以及图8(c)所示，在半导体衬底101的表面上，在栅极绝缘膜104以及多晶硅膜106的两侧，在侧壁131的下方，形成了作为低浓度扩散层的LDD108。LDD108沿N+扩散层112而形成。
另外，如图7(b)以及图8(c)所示，在半导体衬底101的表面上，在侧壁131的两侧形成了N+扩散层112。N+扩散层112，以夹着栅绝缘膜104的下方以及LDD108的方式而形成。另外，N+扩散层112，被邻接的单元晶体管Tr1侧壁131从两侧夹着。另外，如图1所示，N+扩散层112，被沿侧壁131的内侧边缘部所形成的侧壁131将周围包围着。N+扩散层112，在俯视图上，形成在图1所示的栅绝缘膜104的图案的开口部。N+扩散层112被形成为比栅极图案130的开口部小侧壁131的部分。此外，N+扩散层112，在如图1以及图7(b)所示的多晶硅膜106的两侧构成单元晶体管Tr1的源极/漏极。也就是，多晶硅膜106、多晶硅膜106的两侧的源极/漏极构成单元晶体管Tr1。N+扩散层112，如图1所示，具有一方的端部附近与另一方的端部附近比较在x方向较宽而形成的扩张部分。扩张部分，在邻接的每个N+扩散层112，逐个在y轴正方向侧和y轴负方向侧交替地形成。在扩张部分中如后述那样，形成触点120。
LDD108以及N+扩散层112如图1所示，以横切多个字线116的方式沿y方向而被设置。N+扩散层112，将沿图1的y方向并列的多个单元晶体管Tr1的源极/漏极的彼此之间连接。
如图7(b)以及图8(c)所示，掩埋导电膜114被埋入在侧壁(131、113)之间，掩埋导电膜114配置在N+扩散层112上。掩埋导电膜114，例如，由钨膜形成。掩埋导电膜114，在沿图1所示的y方向延伸的N+扩散层112上沿N+扩散层112而形成。N+扩散层112以及掩埋导电膜114构成位线。通过沿N+扩散层112而设置掩埋导电膜114，可以充分地补偿掩埋导电膜114的导电率。其结果，可以将由N+扩散层112以及掩埋导电膜114形成的布线的电阻大幅度地降低。
在侧壁(131、113)之间，在掩埋导电膜114上形成了掩埋绝缘膜115。掩埋绝缘膜115形成至与侧壁131以及侧壁113大致相同的高度。成为将侧壁113之间完全埋入的构成。掩埋绝缘膜115，在图1所示的N+扩散层112的上方沿N+扩散层112而形成。掩埋导电膜114以及掩埋绝缘膜115，以掩埋N+扩散层112与侧壁131、113的高低差(高低平面的差异)的方式而构成。
字线116，如图7(b)所示，以将多晶硅膜106和侧壁131的高低差掩埋的方式而形成，并与多晶硅膜106连接。字线116，也在掩埋绝缘膜115上面形成。字线116，沿在图1的x方向并列的多个多晶硅膜106而延伸。由此，在图1的x方向并列的多个多晶硅膜106通过字线116被进行电连接。在字线116上，残留着由在字线加工时使用过的硅氧化膜形成的硬掩模117，但是，也可以是将硬掩模117除去的构成。
如图8(c)所示，在字线116的下方以外，多晶硅膜106被除去，中间绝缘膜118埋入在由于栅绝缘膜104和侧壁131之间高低差而形成的开口部中。中间绝缘膜118遍及存储单元区域1001以及外围电路区域1002而形成。中间绝缘膜118，在如图7(b)所示将字线116上的硬掩模117覆盖的同时，如图8(c)所示，在字线116下方以外形成在栅绝缘膜104以及掩埋绝缘膜115上。
如图1所示，触点120设置在被设置在多个N+扩散层112的端部附近的扩张部分的上方。触点120，在图8(c)所示的字线116下方以外的部分，在N+扩散层112上方的中间绝缘膜118以及掩埋绝缘膜115上形成接触孔120a并露出掩埋导电膜114后，将接触孔120a用导电膜掩埋而形成。触点120所形成的部分截面与图8(c)相同，因此，在图8(c)中，用虚线将接触孔120a、触点120、1M布线121的构成进行例示。触点120，通过掩埋导电膜114与N+扩散层112进行电连接。触点120，如图1所示，在每个N+扩散层112，逐个在y轴正方向侧和y轴负方向侧交替地被设置。换言之，在邻接的N+扩散层112中，接触120相互被配置在相反侧。另外，如图1所示，与触点120一体地形成了1M布线121。1M布线121，形成在图7(b)以及图8(c)所示的中间绝缘膜118上。1M布线121，将各N+扩散层112与外围电路区域1002的外围电路晶体管Tr2进行电连接。如图1所示，在N+扩散层112的端部附近设置的扩张部分，被配置在多个字线116的外侧，触点120形成在多个字线116的外侧。
如图1以及图12所示，在外围电路区域1002中，由场绝缘膜102划分出有源区域103。在有源区域103中，形成了由栅极和作为源极/漏极的N+扩散层207构成的外围电路晶体管Tr2，栅极由栅绝缘膜104、多晶硅膜201以及WSi膜202形成。在外围电路区域1002的有源区域103中，在半导体衬底101上按顺序叠层了栅绝缘膜104、多晶硅膜201、WSi膜202以及栅上绝缘膜203。另外，在栅绝缘膜104、多晶硅膜201、WSi膜202以及栅上绝缘膜203的两侧，形成了侧壁206。侧壁206被形成为比栅上绝缘膜203的上面还高，在侧壁206和栅上绝缘膜203之间存在高低差。在侧壁206的下方以夹着栅绝缘膜104下方的区域的方式形成了LDD205。另外，以从两侧夹着栅绝缘膜104下方以及侧壁206的方式，形成了N+扩散层207。在各外围电路晶体管Tr2之间，形成了掩埋绝缘膜208。掩埋绝缘膜208，形成到与侧壁206大致相同的高度。在掩埋绝缘膜208以及栅上绝缘膜203上、侧壁206的内侧形成了中间绝缘膜118。另外，在中间绝缘膜118以及掩埋绝缘膜208中，形成了将N+扩散层207露出的接触孔221a，Al等的导电膜被埋入在接触孔221a中而形成触点221。触点221与上述的1M布线121共同形成为一体。
(2)制造方法下面，将基于本实施例的半导体器件1000的制造方法与附图共同进行详细地说明。从图2到图12，是表示半导体器件1000的制造方法的工艺图。此外，在以下，适当地基于图1中的A-A截面和B-B截面和C-C截面将各工序进行说明。在这里，从图2到图7，是图1中的A-A截面下的制造工艺图，图8是图1中的C-C截面中的制造工艺图，从图9到图12，是图1的B-B截面中的制造工艺图。A-A截面以及C-C截面是存储单元区域1001中的截面，另一方面，B-B截面是外围电路区域1002中的截面。
首先，如图2(a)以及图9(a)所示，准备由硅组成的半导体衬底101。半导体衬底101既可以块状(Bulk)衬底、也可以是SO1(Silicon on Insulator)衬底、SOS(Silicon on Saphire)衬底。通过LOCOS(Local Oxidation Of Silicion)法或STIShallow(TrenchIsolation)法，在半导体衬底101上形成场绝缘膜102，并形成由场绝缘膜102所包围的有源区域103。
接着，通过在半导体衬底101的表面进行热氧化，例如，形成由膜厚10nm的硅氧化膜组成的栅绝缘膜104。栅绝缘膜104在半导体衬底101的整面上形成。栅绝缘膜104的形成，也可以通过CVD(Chemical Vapor Deposition)法进行。
接着，在栅绝缘膜104上，形成膜厚20-30nm的硅氮化膜105。硅氮化膜105也遍及半导体衬底101的整面而形成。硅氮化膜105，例如可以用CVD法形成。该CVD，例如，可以在NH3/SiH2C12＝1000/100sccm、压力＝0.35Torr(46.7pa)的条件下进行。
接着，在硅氮化膜105上，形成将外围电路区域1002覆盖的抗蚀剂，以该抗蚀剂作为掩模，将存储单元区域1001的硅氮化膜105除去，并在存储单元区域1001中使栅绝缘膜104露出。硅氮化膜105，例如可以用干蚀刻而除去。该干蚀刻，例如可以在CF4/CH2F2/He＝45/30/100sccm、压力＝10mTorr(1.33pa)、RF功率上部/下部＝900/80W的条件下进行。
在以后的工序中，在外围电路区域1002已经用硅氮化膜105掩模的状态下，在存储单元区域1001中进行单元晶体管的形成。
如图2(b)所示，在存储单元区域1001中，在栅绝缘膜104上，例如按顺序形成膜厚100nm的多晶硅膜(栅电极)106、膜厚150nm的硅氮化膜107。多晶硅膜106，例如可以用CVD法形成。该CVD，例如可以在SiH4＝250sccm、压力0.20Torr(26.7pa)的条件下进行。硅氮化膜107，例如可以用CVD法形成。该CVD，例如可以在NH3/SiH2Cl2＝1000/100sccm、压力＝0.35Torr(46.7pa)的条件下进行。硅氮化膜107，在后面，是成为CMP(Chemical Mechanical Polishing)时的停止层的膜。
接着，在硅氮化膜107上形成图1所示的栅极图案130的形状的抗蚀剂图案(resist pattern抗蚀图)。以该抗蚀剂图案作为掩模，将硅氮化膜107、多晶硅膜106以及栅绝缘膜104加工成栅极图案130的形状。其结果，如图3(c)那样形成由多晶硅膜106以及栅绝缘膜104形成的栅极。另外，在硅氮化膜107以及多晶硅膜106的两侧露出半导体衬底101的表面。也就是，在与图1的栅极图案130的开口部相对应的部分露出半导体衬底101的表面。
硅氮化膜107，例如，可以用干蚀刻除去。该干蚀刻，例如，可以在CF4/CH2F2/He＝45/30/100sccm、压力＝10mTorr(1.33pa)、RF功率上部/下部＝900/80W的条件下进行。多晶硅膜106，例如，可以用干蚀刻除去。该干蚀刻，例如，可以在HBr/O2＝100/3sccm、压力＝5mTorr(0.667pa)、RF功率上部/下部＝350/30W的条件下进行。栅绝缘膜104，例如，可以用干蚀刻除去。该干蚀刻，例如，可以在CHF3/CO＝30/170sccm、压力40mTorr(5.33pa)、RF功率800W的条件下进行。
例如，将10nm程度的掩模氧化膜(没有图示)用热氧化或CVD法形成，以使将半导体衬底101的露出部分覆盖。通过该掩模氧化膜，如图3(a)所示，在硅氮化膜107以及多晶硅膜106的两侧的半导体衬底101表面，进行用于LDD形成的离子注入。该离子注入。例如，可以以加速度30keV、剂量1×1013cm-2注入砷As而进行。其后，将半导体衬底101进行热处理，使已经注入的离子扩散，而形成LDD108。LDD108，形成与图1的栅极图案130的开口部相对应的形状。其后，将掩模氧化膜除去。
如图3(b)所示，遍及半导体衬底101整面，例如按顺序形成膜厚10nm的硅氧化膜109、膜厚8nm的硅氮化膜(电荷存储膜)110、硅氧化膜111。硅氧化膜109可以用CVD法或热氧化而形成。电荷存储膜110，例如可以用CVD法形成。CVD，例如可以在NH3/SiH2C12＝1000/100sccm、压力＝0.35Torr(46.7pa)的条件下进行。硅氧化膜111，例如可以将NSG(Non-Doped Silicate Glass)用CVD法成膜而形成。该CVD法，可以在TEOS(Si(OC2H6)4)＝150sccm、压力＝0.3Torr(40pa)的条件下进行。
将硅氧化膜111、电荷存储膜110、硅氧化膜107进行深腐蚀直到半导体衬底101的表面露出，如图3(c)所示，形成由硅氧化膜109、电荷存储膜110以及膜厚50nm的硅氧化膜111形成的侧壁131。这时，半导体衬底101的露出部分，是比图1的栅极图案130的开口部还小一圈的形状。也就是，由于沿栅极图案130的开口部的内侧边缘部已经形成了侧壁131，半导体衬底101的露出部分根据其程度而变小。硅氧化膜109、电荷存储膜110以及硅氧化膜111，例如可以用干蚀刻进行深腐蚀。该干蚀刻，例如可以在CHF3/CO＝30/170sccm、压力40mTorr(5.33pa)、RF功率800W的条件下进行。
例如，可以将10nm程度的掩模氧化膜(没有图示)用热氧化或CVD法形成，以将半导体衬底101的露出部分覆盖。通过该掩模氧化膜，如图4(a)所示，在侧壁131的两侧的半导体衬底101表面进行用于N+扩散层形成的离子注入。该离子注入，例如，可以以加速度50keV、剂量1×1015cm-2将砷As注入而进行。其后，将半导体衬底101进行热处理，并使已经注入的离子扩散，而形成图4(a)所示的N+扩散层112。N+扩散层112，与图1的栅极图案130的开口部相比，形成为与侧壁131的程度相应的较小的形状。其后将掩模氧化膜除去。
遍及半导体衬底101整面，例如形成膜厚10-20nm的硅氧化膜，其后进行深腐蚀直到半导体衬底101的表面露出，如图4(b)所示，形成侧壁113。硅氧化膜，例如，可以将NSG(Non-Doped SilicateGlass)用CVD法成膜而形成。该CVD法，例如可以在TEOS(Si(OC2H6)4)＝150sccm、压力＝0.3Torr(40pa)的条件下进行。这时，半导体衬底101的露出部分是比图1的栅极图案130的开口部还小的形状，比图3(c)的露出部分还要小侧壁113的膜厚部分。硅氧化膜，例如，可以用干蚀刻进行深腐蚀。该干蚀刻，例如可以在CHF3/CO＝30/170sccm、压力40mTorr(5.33pa)、RF功率800W的条件下进行。侧壁113，在后面的工序中，将在N+扩散层112上形成的掩埋导电膜114和侧壁131进行电绝缘。特别地，侧壁113，起到将掩埋导电膜114和电荷存储膜110进行电绝缘的作用。
如图4(c)所示，在半导体衬底101的整面形成了初始膜厚300nm的掩埋导电膜114。掩埋导电膜114以覆盖硅氮化膜108、侧壁131、侧壁113以及半导体衬底101的表面的方式而形成。特别地，以将侧壁(131、113)之间埋入、覆盖N+扩散层112的露出部分的方式而形成。掩埋导电膜114，例如可以用CVD法而形成。CVD法，例如可以在WF6/SiH4/H2/Ar/N2＝22/10/400/250/350sccm、压力500pa的条件下进行。初始膜厚，考虑掩埋导电膜114的平坦性至少要为大于等于250nm。另外，在初始膜厚过大的情况下，由于成膜时的膜厚的偏差变大、后续工序的蚀刻量也增加而使蚀刻量波动，最终的残膜的偏差有可能变大。从而，初始膜厚，为大于等于250nm，以考虑成膜时以及蚀刻时的偏差，例如，初始膜厚可以为300nm。
其后，将掩埋导电膜114进行蚀刻直到膜厚变成50-100nm，而得到图5(a)所示的掩埋导电膜114。掩埋导电膜114，例如，可以用干蚀刻进行深腐蚀。该干蚀刻，例如，可以在C12/O2/CF4＝20/40/80sccm、压力5mTorr(0.67pas)、RF功率上部/下部＝220/75W的条件下进行。
〔掩埋导电膜114的膜厚〕在这里，由于以10nm、100nm、150nm的膜厚分别形成栅绝缘膜104、多晶硅膜106、硅氮化膜107，故将栅绝缘膜104、多晶硅膜106、硅氮化膜107合起来的膜厚就是260nm。侧壁(131、113)高度大致相同。掩埋导电膜114的膜厚，如上述是50-100nm。掩埋导电膜114，形成为小于等于由栅绝缘膜104、多晶硅膜106、硅氮化膜107组成的多层叠层膜的膜厚的2分之1。
掩埋导电膜114的膜厚，考虑以下的点而决定。首先，不形成掩埋导电膜，在在N+扩散层的布线上形成CoSi膜的以往的构成中，表面电阻值是Rs＝10Ω/□。若单元缝隙宽度(CoSi膜的宽度)是0.14μm，单元间距(CoSi膜长度)是0.4μm×单元数128个＝51.2μm，作为CoSi膜的位线的电阻值R则为R＝10Ω/□×51.2μm/0.14μm＝3657Ω。若写入时流过电流I为200μA，电压降就变成RI＝0.73V，若电压变动大于等于0.5V，写入特性有可能恶化。从而，上层，例如，需要1M的金属布线的辅助。具体地，就需要沿CoSi膜而形成、并在多个地方取得金属布线和CoSi膜的接触。
另一方面，在本实施例的构成中，若掩埋导电膜114设为膜厚50nm，由于钨膜的表面电阻值是Rs＝3Ω/□，所以，如果以上述同样的条件来计算作为掩埋导电膜114的位线的电阻值R，则R＝1097Ω。若设在写入时流过的电流I为200μA，则电压降成为RI＝0.22V，是不需要上层的金属布线的辅助的水平。从而，导电膜114的膜厚最好是大于等于50nm。
作为掩埋导电膜114的位线的电阻值R较小的情况较好，所以使掩埋导电膜114的膜厚较厚的情况较好。但是，在后面的工序中，如图7(c)所示，在掩埋导电膜114上形成达到硅氮化膜107的上面的高度的掩埋绝缘膜115，由于掩埋绝缘膜115的膜厚，掩埋导电膜114和字线116之间被电绝缘。若使掩埋导电膜114较厚，掩埋绝缘膜115的膜厚就变小，结果，掩埋导电膜114和字线116之间的距离变小。若掩埋导电膜114和字线116之间的距离变小，在掩埋导电膜114和字线116之间有可能发生泄漏电流。
若考虑掩埋导电膜114和字线116之间的电绝缘，掩埋绝缘膜115的膜厚与侧壁131的硅氧化膜111的膜厚同样地需要确保大于等于50nm。于是，掩埋导电膜114的膜厚，需要小于等于从半导体衬底101表面起的硅氮化膜107上面的高度260nm-掩埋绝缘膜115的膜厚50nm＝210nm而形成。另外，由于图3(c)、图4(b)的深腐蚀，硅氮化膜107有可能被削掉。另外，即使在以硅氮化膜107作为抗蚀剂、用CMP研磨硅氧化膜的工序中，硅氮化膜107也有可能被削掉，CMP研磨后的硅氮化膜107的膜厚可以认为变成80-100nm。也就是被削掉50-70nm。从而，若考虑削掉量50-70nm，从半导体衬底101表面起的硅氮化膜107的高度则为190-210nm。若考虑在绝缘上需要的掩埋绝缘膜115的膜厚50nm，掩埋导电膜114的膜厚则为120-140nm。进而，若考虑掩埋绝缘膜115的膜厚的偏差等，则希望掩埋导电膜114的膜厚小于等于100nm。
根据以上所述，为了确保掩埋导电膜114的导电性而希望膜厚大于等于50nm，为了确保掩埋导电膜114和字线116的绝缘性而希望膜厚小于等于100nm。其结果，在本实施例构造中，掩埋导电膜114的膜厚最好是大于等于50nm小于等于100nm。
下面，说明在图5(a)的工序形成掩埋导电膜114以后的工序。
遍及半导体衬底101的整面，而形成由硅氧化膜形成的掩埋绝缘膜115。掩埋绝缘膜115，在存储单元区域1001中，如图5(b)所示，覆盖栅极、侧壁(131、113)以及掩埋导电膜114，在外围电路区域1002中覆盖硅氮化膜105。特别地，掩埋绝缘膜115以被埋入侧壁(131、113)之间并覆盖掩埋导电膜114的方式而形成。
掩埋绝缘膜115，例如，可以将NSG(Non-Doped Silicate Glass)用CVD法成膜而形成。该CVD法，可以在TEOS(Si(OC2H6)4)＝150sccm、压力＝0.3Torr(40pa)的条件下进行。
其后，除去外围电路区域1002的硅氮化膜105上的掩埋绝缘膜115，只将掩埋绝缘膜115残留在存储单元区域1001上。掩埋绝缘膜115，例如，可以用干蚀刻来除去。该干蚀刻，例如可以在CHF3/CO＝30/170sccm、压力40mTorr(5.33pa)、RF功率800W的条件下进行。
在以下的工序中，在已经用掩埋绝缘膜115覆盖存储单元区域1001以后的状态下，在外围电路区域1002中进行晶体管形成。
如图9(b)所示，在外围电路区域1002中，除去掩埋绝缘膜115并露出栅绝缘膜104。掩埋绝缘膜115，例如可以用干蚀刻来除去。该干蚀刻，例如可以在CF4/CH2F2/He＝45/30/100sccm、压力＝10mTorr(1.33pa)、RF功率上部/下部＝900/80W的条件下进行。
如图9(c)所示，在栅绝缘膜104上，例如，按顺序形成膜厚50nm的多晶硅膜201、膜厚50nm的硅化钨膜(WSi膜)202、膜厚30nm的硅氧化膜(栅上绝缘膜)203、膜厚120nm的硅氮化膜204。多晶硅膜201，例如可以用CVD法而形成。该CVD，例如可以在SiH4＝250sccm、压力0.20Torr(26.7pa)的条件下进行。WSi膜202，例如可以用溅射法而形成。例如可以在靶WSi、气氛气体Ar＝33sccm、压力0.56pa、DC功率2kW的条件下进行该溅射。硅氧化膜203，例如可以将NSG(Non-Doped Silicate Glass)用CVD法成膜而形成。该CVD法，可以在TEOS(Si(OC2H6)4)＝150sccm、压力＝0.3Torr(40pa)的条件下进行。硅氮化膜204，例如可以用CVD法形成。该CVD，例如可以在NH3/SiH2Cl2＝1000/100sccm、压力＝0.35Torr(46.7pa)的条件下进行。硅氮化膜204，是在后面成为CMP(ChemicalMechanical Polishing)时的停止层的膜。
接着，将成为外围电路晶体管Tr2的栅极的区域用抗蚀剂覆盖，以抗蚀剂作为掩模，如图10(a)所示，将栅绝缘膜104、多晶硅膜201、WSi膜202、栅上绝缘膜203、硅氮化膜204加工成栅极的形状。其结果，在栅极的两侧露出半导体衬底101。
硅氮化膜204以及栅上绝缘膜(硅氧化膜)203，例如可以用干蚀刻除去。该干蚀刻，例如可以在CF4/CH2F2/He＝45/30/100sccm、压力＝10mTorr(1.33pa)、RF功率上部/下部＝900/80W的条件下进行。WSi膜202，例如可以用干蚀刻除去。该干蚀刻，例如可以在Cl2/O2＝20/2sccm、压力3mTorr(0.4pa)、RF功率上部/下部＝220/120W的条件下进行。多晶硅膜106，例如，可以用干蚀刻除去。该刊蚀刻，例如可以在HBr/O2＝100/3sccm、压力＝5mTorr(0.667pa)、RF功率上部/下部＝350/30W的条件下进行。
例如，将10nm程度的掩模氧化膜(没有图示)用热氧化或CVD法形成，以将半导体衬底101的露出部分覆盖。通过该掩模氧化膜，如图10(b)所示，在栅极两侧的半导体衬底101表面上，进行用于LDD形成的离子注入。该离子注入，例如，可以以加速度30keV、剂量2×1013cm-2将磷p注入而进行。其后，将半导体衬底101进行热处理，使已经注入的离子扩散，形成LDD205。
遍及半导体衬底101整面而形成硅氧化膜以后，进行深腐蚀，直到半导体衬底101的表面露出，将图10(c)所示的侧壁206在栅极的两侧形成。硅氧化膜，例如可以将NSG(Non-Doped Silicate Glass)用CVD法成膜而形成。该CVD法，可以在TEOS(Si(OC2H6)4)＝150sccm、压力＝0.3Torr(40pa)的条件下进行。硅氧化膜，例如可以用干蚀刻进行深腐蚀。该干蚀刻，例如可以在CHF3/CO＝30/170sccm、压力40mTorr(5.33pa)、RF功率800W的条件下进行。
例如将10nm程度的掩模氧化膜(没有图示)用热氧化或CVD法形成，以将半导体衬底101的露出部分覆盖。通过该掩模氧化膜，如图10(c)所示，在侧壁205的两侧的半导体衬底101表面进行用于N+扩散层形成的离子注入。该离子注入，例如可以以加速度50keV、剂量1×1015cm-2将砷As注入而进行。其后，将半导体衬底101进行热处理，使已经注入的离子扩散，形成图10(c)所示的N+扩散层207。
遍及半导体衬底101的整面，形成膜厚300-400nm的掩埋绝缘膜208。掩埋绝缘膜208，以如图11(a)所示，在外围电路区域1002中，将栅极、侧壁206以及半导体衬底101的表面覆盖，如图5(b)所示，在存储单元区域1001中，覆盖掩埋绝缘膜115的方式而形成。掩埋绝缘膜208，例如可以将NSG(Non-Doped Silicate Glass)用CVD法成膜而形成。该CVD法可以在TEOS(Si(OC2H6)4)＝150sccm、压力＝0.3Torr(40pa)的条件下进行。
以下，就存储单元区域1001以及外围电路区域1002中的布线形成等进行说明。
将图5(b)以及图11(a)所示的掩埋绝缘膜115，208通过CMP研磨来进行平坦化以及薄膜化。在该CMP中，将存储单元区域1001的硅氮化膜107、外围电路区域1002的硅氮化膜204作为停止层进行研磨。为此，希望存储单元区域1001的硅氮化膜107、外围电路区域1002的硅氮化膜204，形成为大致相同的高度。在存储单元区域1001中，研磨掩埋绝缘膜115直到露出硅氮化膜107，如图6(a)所示，形成与硅氮化膜107大致相同高度的掩埋绝缘膜115。在外围电路区域1002中，研磨掩埋绝缘膜208直到露出硅氮化膜204，如图11(b)所示，形成与硅氮化膜204大致相同高度的掩埋绝缘膜208。
如图6(b)以及图11(c)所示，除去作为CMP的停止层用的硅氮化膜107，204。其结果，在存储单元区域1001中，如图6(b)所示，露出多晶硅膜106。另外，在外围电路区域1002中，如图11(c)所示，露出栅上绝缘膜203。硅氮化膜107，204，例如可以用基于热磷酸的温腐蚀来除去。
如图6(c)所示，遍及半导体衬底101的整面，形成膜厚100nm的钨膜116a。钨膜116a，以覆盖多晶硅膜106的方式而形成。特别地，以将侧壁(131、113)的内侧掩埋、覆盖多晶硅膜106的方式而形成。钨膜116a，例如可以用CVD法形成。CVD法，例如，可以在WF6/SiH4/H2/Ar/N2＝22/10/400/250/350sccm、压力500pa的条件下进行。
如图7(a)所示，在钨膜116a上形成膜厚100nm的硅氧化膜，并加工成图1的字线116的形状，而形成硬掩模117。该硅氧化膜，例如可以将NSG(Non-Doped Silicate Glass)用CVD法成膜而形成。该CVD法，可以在TEOS(Si(OC2H6)4)＝150sccm、压力＝0.3Torr(40pa)的条件下进行。硅氧化膜，例如，可以用干蚀刻进行加工。该干蚀刻，例如，可以在CF4/CH2F2/He＝45/30/100sccm、压力＝10mTorr(1.33pa)、RF功率上部/下部＝900/80W的条件下进行。
将该硬掩模117作为掩模，将钨膜116a加工成图1所示的字线116的形状，得到图1以及图7(a)所示的字线116。其结果，在未被硬掩模117覆盖的部分，如图8(a)的C-C截面所示，除去钨膜116a，露出多晶硅膜106。钨膜116a，例如，可以用干蚀刻进行加工。该干蚀刻，例如可以在Cl2/O2/CF4＝20/40/80sccm、压力5mTorr(0.67pas)、RF功率上部/下部＝220/75W的条件下进行。
继续将硬掩模117作为掩模，如图8(b)所示除去多晶硅膜106。这时，在外围电路区域1002中，如图11(c)所示，由于多晶硅膜201以及WSi膜202被栅上绝缘膜(硅氧化膜)203所覆盖着，多晶硅膜201以及WSi膜202不会被除去。多晶硅膜106，例如可以用干蚀刻进行加工。该干蚀刻，例如可以在HBr/O2＝100/3sccm、压力＝5mTorr(0.667pa)、RF功率上部/下部＝350/30W的条件下进行。
遍及半导体衬底101的整面形成中间绝缘膜118。中间绝缘膜118，在存储单元区域1001的字线116区域中，如图7(b)所示覆盖硬掩模117。另外，中间绝缘膜118，在字线116的区域以外，如图8(c)所示，被埋入侧壁(113，131)之间并覆盖栅绝缘膜104，同时覆盖掩埋绝缘膜115。另外，中间绝缘膜118，如图12所示，被埋入侧壁206的内侧覆盖栅上绝缘膜203的同时，覆盖掩埋绝缘膜208。中间绝缘膜118，例如可以将NSG(Non-Doped Silicate Glass)用CVD法成膜而形成。该CVD，例如可以在SH4/O2/Ar＝90/155/150sccm、压力＝8Torr(1067pa)、RF功率上部/下部＝1800/3500W的条件下进行。
对图1所示的触点120、220的形成进行说明。在这里，由于形成接触孔120a、触点120的部分的截面与图8(c)相同，将接触孔120a、触点120用虚线表示并进行说明。在中间绝缘膜118上形成使形成图1所示的触点120以及221的部分露出的抗蚀剂图案。以该抗蚀剂图案作为掩模，在存储单元区域1001中，将图8(c)所示的中间绝缘膜118以及掩埋绝缘膜115进行加工，并形成使掩埋导电膜114露出的接触孔120a。
另外，如图12所示，在外围电路区域1002中，将中间绝缘膜118以及掩埋绝缘膜208进行加工，形成使N+扩散层207露出的接触孔221a。
中间绝缘膜118、掩埋绝缘膜115，207，例如可以用干蚀刻除去。该干蚀刻，可以在CF4/CH2F2/He＝45/30/100sccm、压力＝10mTorr(1.33pa)、RF功率上部/下部＝900/80W的条件下进行。
在中间绝缘膜118上形成铝导电膜的同时，用导电膜将接触孔120a以及221a掩埋，形成连接掩埋导电膜114以及N+扩散层207的触点120，221。其后，通过将导电膜加工成规定的布线形状，形成1M布线121。
(3)作用效果根据本实施例，由于是在侧壁(131、113)之间埋入掩埋导电膜114，将掩埋导电膜114沿扩散层112设置在扩散层112上的构成，通过掩埋导电膜114可以充分地补偿扩散层112的导电率。换言之，可以降低由掩埋导电膜114和扩散层112构成的布线(位线)的电阻值。
另外，由于是将掩埋导电膜114在侧壁(131、113)之间埋入的构成，掩埋导电膜114的膜厚的调整容易，通过膜厚的调整，可以容易地调整由掩埋导电膜114和扩散层112构成的布线的电阻值。
另外，在上层将金属布线沿扩散层形成，并在多个地方在金属布线和扩散层之间的取得触点的情况下，为了确保触点形成的区域，有半导体器件大型化的担心。另一方面，在本实施例的构成中，通过掩埋导电膜114可以充分地补偿扩散层112的导电率，可以防止半导体器件1000的大型化。另外，由于只在侧壁部(131、113)之间将掩埋导电膜114埋入，没有由于设置掩埋导电膜114而引起的半导体器件1000的大型化的担心。
根据本实施例，在已经用硅氮化膜205将外围电路区域1002覆盖的状态下，形成存储单元区域1001的单元晶体管Tr1，其后，用掩埋绝缘膜115将存储单元区域1001覆盖，并除去外围电路区域1002的硅氮化膜205，形成外围电路区域1002的外围电路晶体管Tr2。总之，由于分别地进行存储单元晶体管Tr1和外围电路晶体管Tr2的形成，可以防止在外围电路晶体管Tr2的栅极形成电荷存储膜而使外围电路晶体管的热载流子耐性变弱。
根据本实施例，在已经用硅氮化膜205覆盖了外围电路区域1002的状态下，形成存储单元区域1001的单元晶体管Tr1，其后，用掩埋绝缘膜115将存储单元区域1001覆盖除去外围电路区域1002的硅氮化膜205，形成外围电路区域1002的外围电路晶体管Tr2。总之，由于分别进行存储单元晶体管Tr1和外围电路晶体管Tr2的形成，可以防止在存储单元晶体管TR1的栅极形成硅化物膜。
根据本实施例，就没有在存储单元晶体管Tr1栅极上来形成硅化物膜进行多层膜的蚀刻的必要，蚀刻工序就变得简单。另外，由于构成栅电极的层数较少，故可以降低在栅电极蚀刻时所形成的锥度，也就是降低上方层相应变窄而下层相应变宽的锥度。从而，栅电极的侧面就接近垂直，蚀刻就变得容易。
实施例2(1)整体构成本实施例的半导体器件1000的平面图，除了在图1中栅电极代替多晶硅膜106置换成多晶硅膜201以及WSi膜202以外，与实施例1的构成相同。
图18是图1中的A-A截面图，图19是图1中的B-B截面图，图22(b)是图1中的C-C截面图。
如图13、图18、图22(b)所示，本实施例的半导体器件1000，除了存储单元晶体管Tr1的栅极构造不同以外，与实施例1的构成相同。以下，就与实施例1的构成不同的部分进行说明，关于相同的构成省略说明。此外，关于与实施例1相同的构成，标以相同的编号。
在实施例1中，单元晶体管Tr1的栅极，如图7(b)所示，用栅绝缘膜104以及多晶硅膜106构成，但是，在本实施例中，如图18所示，单元晶体管Tr1的栅极，由栅绝缘膜104、多晶硅膜201、硅化钨膜(WSi膜)202构成。也就是，在实施例1中，栅电极只是由多晶硅膜106构成，但是在本实施例中，由多晶硅膜201和WSi膜202构成。
(2)制造方法下面，将基于本实施例的半导体器件1000的制造方法与附图共同进行详细说明。从图13到图22，是表示半导体器件1000的制造方法的工艺图。此外，在以下，适当地，基于图1中的A-A截面和B-B截面和C-C截面对各工序进行说明。在这里，从图13到图18，是图1中的A-A截面中的制造工艺图，图19是图1中的C-C截面中的制造工艺图，从图20到图22，是图1的B-B截面中的制造工艺图。A-A截面以及C-C截面是存储单元区域1001中的截面，另一方面，B-B截面是外围电路区域1002中的截面。
首先，如图13(a)、图20(a)所示，准备由硅形成的半导体衬底101。半导体衬底101，也可以是块状衬底、SOI(Silicon onInsulator)衬底、SOS(Silicon on Saphire)衬底。通过LOCOS(LocalOxidation Of Silicion)法或STIShallow(Trench Isolation)法在半导体衬底101上形成场绝缘膜102，并形成由场绝缘膜102包围的有源区域103。
如图13(a)以及图20(a)所示，在半导体衬底101的整面，按顺序形成膜厚10nm的栅绝缘膜104、膜厚50nm的多晶硅膜201、膜厚50nm的硅化钨膜(WSi膜)202、膜厚30nm的硅氧化膜(栅上绝缘膜)203、膜厚120nm的硅氮化膜204。
栅绝缘膜104，例如可以通过在半导体衬底101的表面进行热氧化来形成。栅绝缘膜104的形成，也可以通过CVD(Chemical VaporDeposition)法进行。多晶硅膜201，例如可以用CVD法形成。该CVD，例如可以在SiH4＝250sccm、压力0.20Torr(26.7pa)的条件下进行。WSi膜202，例如可以用溅射法形成。例如可以在靶WSi、气氛气体Ar＝33sccm、压力0.56pa、DC或RF功率2kW的条件下进行该溅射。硅氧化膜203，例如可以将NSG(Non-Doped Silicate Glass)用CVD法成膜而形成。该CVD法，可以在TEOS(Si(OC2H6)4)＝150sccm、压力＝0.3Torr(40pa)的条件下进行。硅氮化膜204，例如可以用CVD法形成。该CVD，例如可以在NH3/SiH2Cl2＝1000/100sccm、压力＝0.35Torr(46.7pa)的条件下进行。硅氮化膜204，是在后面成为CMP(Chemical Mechanical Polishing)时的停止层的膜。
接着，形成用抗蚀剂覆盖在存储单元区域1001中成为单元晶体管Tr1的栅极的区域、和外围电路区域1002的全部区域的抗蚀剂图案。在存储单元区域1001中成为栅极的区域，与图1所示的栅极图案130的形状相对应。将该抗蚀剂图案作为掩模，来加工硅氮化膜204、栅上绝缘膜203、WSi膜202、多晶硅膜201、栅绝缘膜104。其结果，如图13(b)所示，形成由硅氮化膜204、栅上绝缘膜203、WSi膜202、多晶硅膜201、栅绝缘膜104形成的栅极。另外，在栅极的两侧露出半导体衬底101的表面。也就是，在与图1的栅极图案130的开口部对应的部分露出半导体衬底101的表面。
硅氮化膜204以及栅上绝缘膜(硅氧化膜)203，例如可以用干蚀刻除去。该干蚀刻，例如可以在CF4/CH2F2/He＝45/30/100sccm、压力＝10mTorr(1.33pa)、RF功率上部/下部＝900/80W的条件下进行。WSi膜202，例如可以用干蚀刻除去。该干蚀刻，例如可以在Cl2/O2＝20/2sccm、压力3mTorr(0.4pa)、RF功率上部/下部＝220/120W的条件下进行。多晶硅膜201，例如可以用干蚀刻除去。该干蚀刻，例如可以在HBr/O2＝100/3sccm、压力＝5mTorr(0.667pa)、RF功率上部/下部＝350/30W的条件下进行。
例如将10nm程度的掩模氧化膜(没有图示)用热氧化或CVD法形成以将半导体衬底101的露出部分覆盖。通过该掩模氧化膜，如图13(c)所示，在栅极的两侧的半导体衬底101表面上进行用于LDD形成的离子注入。该离子注入，例如可以以加速度30keV、剂量1×1013cm-2将砷As注入而行 其后，将半导体衬底101进行热处理，使已经注入的离子扩散，如图13(c)所示，形成LDD108。LDD108形成为与图1的栅极图案130的开口部相对应的形状。其后，除去掩模氧化膜。
如图14(a)所示，遍及半导体衬底101整面，例如按顺序形成膜厚10nm的硅氧化膜109、膜厚8nm的硅氮化膜(电荷存储膜)110、硅氧化膜111。硅氧化膜109，可以用CVD法或热氧化而形成。电荷存储膜110例如可以用CVD法形成。CVD，例如可以在NH3/SiH2Cl2＝1000/100sccm、压力＝0.35Torr(46.7pa)的条件下进行。硅氧化膜111，例如可以将NSG(Non-Doped Silicate Glass)用CVD法成膜而形成。该CVD法可以在TEOS(Si(OC2H6)4)＝150sccm、压力＝0.3Torr(40pa)的条件下进行。
将硅氧化膜111、电荷存储膜110、硅氧化膜109进行深腐蚀，直到露出半导体衬底101的表面，如图14(b)所示，例如形成由膜厚10nm的硅氧化膜109、膜厚8nm的电荷存储膜110、膜厚50nm的硅氧化膜111形成的侧壁131。这时，半导体衬底101的露出部分，是比图1的栅极图案130的开口部还小一圈的形状。也就是，由于沿着栅极图案130的开口部的内侧边缘部而形成了侧壁131，半导体衬底101的露出部分根据其程度变小。硅氧化膜109、电荷存储膜110以及硅氧化膜111，例如可以用干蚀刻进行深腐蚀。该干蚀刻，例如可以在CHF3/CO＝30/170sccm、压力40mTorr(5.33pa)、RF功率800W的条件下进行。
例如将10nm程度的掩模氧化膜(没有图示)用热氧化或CVD法形成，以覆盖半导体衬底101的露出部分。通过该掩模氧化膜，如图14(c)所示，在侧壁131的两侧的半导体衬底101表面上进行用于N+扩散层形成的离子注入。该离子注入，例如可以以加速度50keV、剂量1×1015cm-2将砷As注入而进行。其后，将半导体衬底101进行热处理，使已经注入的离子扩散，形成图14(c)所示的N+扩散层112。N+扩散层112，形成为比图1的栅极图案130的开口部还小侧壁131的部分的形状。其后，将掩模氧化膜除去。
遍及半导体衬底101整面，例如形成膜厚10-20nm的硅氧化膜，其后，进行深腐蚀直到该半导体衬底101的表面露出，如图15(a)所示，形成侧壁113。硅氧化膜，例如可以将NSG(Non-Doped SilicateGlass)用CVD法成膜而形成。该CVD法，例如可以在TEOS(Si(OC2H6)4)＝150sccm、压力＝0.3Torr(40pa)的条件下进行。这时，半导体衬底101的露出部分是比图1栅极图案130的开口部还小的形状，比图3(c)的露出部分还要小侧壁113的膜厚部分。硅氧化膜，例如可以用干蚀刻进行深腐蚀。该干蚀刻，例如可以在CHF3/CO＝30/170sccm、压力40mTorr(5.33pa)、RF功率800W的条件下进行。侧壁113，在后面的工序中，使在N+扩散层112上形成的掩埋导电膜114和侧壁131进行电绝缘。特别地，侧壁113起到使掩埋导电膜114和电荷存储膜110进行电绝缘的作用。
如图15(b)所示，在半导体衬底101的整面形成初始膜厚300nm的掩埋导电膜114。掩埋导电膜114，以覆盖栅极、侧壁(131、113)以及半导体衬底101的表面的方式而形成。特别地，以掩埋侧壁113之间、覆盖N+扩散层112的露出部分的方式而形成。掩埋导电膜114，例如可以用CVD法形成。CVD法例如可以在WE6/SiH4/H2/Ar/N2＝22/10/400/250/350sccm、压力500pa的条件下进行。初始膜厚，考虑掩埋导电膜114平坦性至少要大于等于250nm。另外，在初始膜厚过大的情况下，由于成膜时的膜厚偏差变大、后面工序的蚀刻量也增加而引起蚀刻量波动，最终的残膜的偏差有可能变大。从而，初始膜厚大于等于250nm，而考虑成膜时以及蚀刻时的偏差，例如可以将初始膜厚设为300nm。
如图15(c)所示，将掩埋导电膜114进行深腐蚀直到变成膜厚50-100nm。掩埋导电膜114，例如可以用干蚀刻进行深腐蚀。例如可以在Cl2/O2/CF4＝20/40/80sccm、压力5mTorr(0.67pas)、RF功率上部/下部＝220/75W的条件下进行该干蚀刻。
〔掩埋导电膜114的膜厚〕在这里，由于以10nm、50nm、50nm、30nm、120nm的膜厚分别形成栅绝缘膜104、多晶硅膜201、WSi膜202、栅上绝缘膜203、硅氮化膜204，所以将多晶硅膜201、WSi膜202、栅上绝缘膜203、硅氮化膜204合起来的膜厚是260nm。侧壁(131、113)的高度也大致相同。掩埋导电膜114的膜厚，如上述是50-100nm。形成为小于等于由栅绝缘膜104、多晶硅膜201、WSi膜202、栅上绝缘膜203、硅氮化膜204形成的多层叠层膜的膜厚的2分之1。
掩埋导电膜114的膜厚，考虑以下的点而决定。首先，在补偿扩散层112的导电率观点上，与实施方式1相同，掩埋导电膜114的膜厚希望大于等于50nm。
接下来，验证与字线116的绝缘性的观点。掩埋导电膜114的膜厚，需要小于等于从半导体衬底101表面起的硅氮化膜204上面的高度260nm-掩埋绝缘膜115的膜厚50nm＝210nm而形成。另外，由于图13(b)、图14(b)的深腐蚀，有可能削掉硅氮化膜204。另外，即使在将硅氮化膜204作为停止层用CMP研磨硅氧化膜的工序中，也有可能削掉硅氮化膜107，CMP研磨后的硅氮化膜204的膜厚，可以认为变成50-70nm。也就是，被削掉50-70nm。从而若考虑被削掉量为50-70nm，从半导体衬底101表面起的硅氮化膜204的高度变成190-210nm。若考虑对绝缘来说必要的掩埋绝缘膜115的膜厚50nm，掩埋导电膜114的膜厚变成120-140nm。进而，若考虑掩埋绝缘膜115的膜厚的偏差等，掩埋导电膜114的膜厚希望是小于等于100nm。
根据以上所述，为了确保掩埋导电膜114的导电性而希望膜厚大于等于50nm，为了确保掩埋导电膜114和字线116的绝缘性而希望膜厚小于等于100nm。其结果，在本实施例的构造中，掩埋导电膜114的膜厚最好是大于等于50nm小于等于100nm。
如图16(a)所示，遍及半导体衬底101的整面而形成掩埋绝缘膜115。掩埋绝缘膜115，在存储单元区域1001中，覆盖栅极、侧壁(131、113)以及掩埋导电膜114，在外围电路区域1002中覆盖硅氮化膜204。特别地，掩埋绝缘膜115，以被埋入侧壁113之间、覆盖掩埋导电膜114的方式而形成。
掩埋绝缘膜115，例如可以将NSG(Non-Doped Silicate Glass)用CVD法成膜而形成。可以在TEOS(Si(OC2H)4)＝150sccm、压力＝0.3Torr(40pa)的条件下进行该CVD法。
其后，将外围电路区域1002的硅氮化膜204上的掩埋绝缘膜115除去，只将掩埋绝缘膜115留在存储单元区域1001中。掩埋绝缘膜115，例如可以用干蚀刻而除去。例如可以在CHF3/CO＝30/170sccm、压力40mTorr(5.33pa)、RF功率800W的条件下进行该干蚀刻。
在以下的工序中，在已经用掩埋绝缘膜115将存储单元区域1001覆盖了的状态下，在外围电路区域1002中进行外围电路晶体管Tr的形成。
在外围电路区域1002中，将成为外围电路晶体管的栅极的区域用抗蚀剂覆盖，将抗蚀剂作为掩模，如图20(b)所示，将由栅绝缘膜104、多晶硅膜201、WSi膜202、栅上绝缘膜203、硅氮化膜204形成的多层叠层膜加工成栅极的形状。其结果，形成由栅绝缘膜104、多晶硅膜201、WSi膜202形成的栅极。这时，在栅极的两侧露出半导体衬底101。
硅氮化膜204以及栅上绝缘膜(硅氧化膜)203，例如可以用干蚀刻来除去。例如，可以在CF4/CH2F2/He＝45/30/100sccm、压力＝10mTorr(1.33pa)、RF功率上部/下部＝900/80W的条件下进行该干蚀刻。WSi膜202例如可以用干蚀刻除去。例如可以在Cl2/O2＝20/2sccm、压力3mTorr(0.4pa)、RF功率上部/下部＝220/120W的条件下进行该干蚀刻。多晶硅膜201，例如，可以用干蚀刻除去。例如可以在HBr/O2＝100/3sccm、压力＝5mTorr(0.667pa)、RF功率上部/下部＝350/30W的条件下进行该干蚀刻。
例如将10nm程度的掩模氧化膜(没有图示)用热氧化或CVD法来形成以覆盖半导体衬底101的露出部分。通过该掩模氧化膜，如图20(c)所示，在栅极的两侧的半导体衬底101表面上进行用于LDD形成的离子注入。该离子注入，例如可以以加速度30keV、剂量2×1013cm-2将磷p注入而进行。其后，将半导体衬底101进行热处理，使已经注入的离子扩散，如图20(c)所示，形成LDD205。
在遍及半导体衬底101整面而形成硅氧化膜后，进行深腐蚀直到露出半导体衬底101的表面，将图21(a)所示的侧壁206在栅极的两侧形成。硅氧化膜，例如可以将NSG(Non-Doped Silicate Glass)用CVD法成膜而形成。可以在TEOS(Si(OC2H6)4)＝150sccm、压力＝0.3Torr(40pa)的条件下进行该CVD法。硅氧化膜，例如可以用干蚀刻进行深腐蚀。例如可以在CHF3/CO＝30/170sccm、压力40mTorr(5.33pa)、RF功率800W的条件下进行该干蚀刻。
例如将10nm程度的掩模氧化膜(没有图示)用热氧化或CVD法形成，以覆盖半导体衬底101的露出部分。通过该掩模氧化膜，如图20(a)所示，在侧壁205的两侧的半导体衬底101表面上进行用于N+扩散层形成的离子注入。该离子注入，例如可以以加速度50keV、剂量1×1015cm-2将砷As注入而进行。其后，将半导体衬底101进行热处理，使已经注入的离子扩散，形成图20(a)所示的N+扩散层207。
遍及半导体衬底101的整面，形成膜厚300-400nm的掩埋绝缘膜208。掩埋绝缘膜208，以如图21(b)所示，在外围电路区域1002中，覆盖栅极、侧壁206以及半导体衬底101的表面，如图16(a)所示，在存储单元区域1001中覆盖掩埋绝缘膜115的方式而形成。掩埋绝缘膜208，例如可以将NSG(Non-Doped Silicate Glass)用CVD法成膜而形成。该CVD法可以在TEOS(Si(OC2H6)4)＝150sccm、压力＝0.3Torr(40pa)的条件下进行。
将图16(a)以及图21(b)所示的掩埋绝缘膜115，208通过CMP研磨进行平坦化以及薄膜化。在该CMP中，将存储单元区域1001以及外围电路区域1002的硅氮化膜204作为停止层而进行研磨。为此，存储单元区域1001以及外围电路区域1002的硅氮化膜204希望形成大致相同的高度。在存储单元区域1001中，研磨掩埋绝缘膜115直到硅氮化膜204露出，如图16(b)所示，形成与硅氮化膜204大致相同高度的掩埋绝缘膜115。在外围电路区域1002中，研磨掩埋绝缘膜208直到硅氮化膜204露出，如图21(c)所示，形成与硅氮化膜204大致相同高度的掩埋绝缘膜208。
如图16(c)以及图22(a)所示，将作为CMP停止层而使用的硅氮化膜204。其结果，在存储单元区域1001以及外围电路区域1002中，露出栅上绝缘膜203。硅氮化膜204，例如可以用基于热磷酸的温腐蚀来除去。
形成将外围电路区域1002的全域覆盖以及在存储单元区域1001中使栅上绝缘膜203露出的抗蚀剂图案。将该抗蚀剂图案作为掩模，除去存储单元区域1001的栅上绝缘膜203。这时，在外围电路区域1002中，由于栅上绝缘膜203用抗蚀剂被掩模着所以不会被除去。存储单元区域1001的栅上绝缘膜203，例如，可以用干蚀刻除去。例如可以在CF4/CH2F2/He＝45/30/100sccm、压力＝10mTorr(1.33pa)、RF功率上部/下部＝900/80W的条件下进行该干蚀刻。
如图17(a)所示，形成膜厚100nm的钨膜116a。钨膜116a，遍及半导体衬底101的整面而形成。钨膜116a，以覆盖WSi膜202、掩埋绝缘膜115的方式而形成。特别地，以掩埋侧壁131的内侧、覆盖WSi膜202的方式而形成。钨膜116a，例如可以用CVD法形成。CVD法例如可以在WF6/SiH4/H2/Ar/N2＝22/10/400/250/350sccm、压力500pa的条件下进行。
如图17(b)所示，在钨膜116a上形成膜厚100nm的硅氧化膜，并加工成图1的字线116的形状，形成图17(b)所示的硬掩模117。该硅氧化膜，例如可以将NSG(Non-Doped Silicate Glass)用CVD法成膜而形成。该CVD法，可以在TEOS(Si(OC2H6)4)＝150sccm、压力＝0.3Torr(40pa)的条件下进行。硅氧化膜，例如可以用干蚀刻进行加工。例如可以在CF4/CH2F2/He＝45/30/100sccm、压力＝10mTorr(1.33pa)、RF功率上部/下部＝900/80W的条件下进行该干蚀刻。
以该硬掩模117作为掩模，将钨膜116a加工成图1所示的字线116的形状，得到图1以及图17(b)所示的字线116。其结果，在未被硬掩模117覆盖的部分，如图19(a)的C-C截面所示，除去钨膜116a，露出WSi膜202。钨膜116a，例如可以用干蚀刻进行加工。例如可以在Cl2/O2/CF4＝20/40/80sccm、压力5mTorr(0.67pas)、RF功率上部/下部＝220/75W的条件下进行该干蚀刻。
继续以硬掩模117作为掩模，如图19(b)所示，除去WSi膜202以及多晶硅膜201。时，在外围电路区域1002中，如图22(a)所示，由于WSi膜202被栅上绝缘膜(硅氧化膜)203所覆盖故不会被除去。WSi膜202，例如可以用干蚀刻除去。该干蚀刻，例如可以在Cl2/O2＝20/2sccm、压力3mTorr(0.4pa)、RF功率上部/下部＝220/120W的条件下进行。多晶硅膜106，例如可以用干蚀刻进行加工。例如可以在HBr/O2＝100/3sccm、压力＝5mTorr(0.667pa)、RF功率上部/下部＝350/30W的条件下进行该干蚀刻。
遍及半导体衬底101的整面形成中间绝缘膜118。中间绝缘膜118，在存储单元区域1001的字线116的区域，如图18(b)所示，覆盖硬掩模117。另外，中间绝缘膜118，在字线116的区域以外，如图19(c)所示，被埋入侧壁131之间覆盖栅绝缘膜104的同时，覆盖掩埋绝缘膜115。另外，中间绝缘膜118，如图22(b)所示，被埋入侧壁206之间并覆盖栅上绝缘膜203的同时，覆盖掩埋绝缘膜208。中间绝缘膜118，例如将NSG(Non-Doped Silicate Glass)用CVD法成膜而形成。该CVD，例如可以在SH4/O2/Ar＝90/155/150sccm、压力＝8Torr(1067pa)、RF功率上部/下部＝1800/3500W的条件下进行。
说明图1所示的触点120、220的形成。在这里，由于接触孔120a、触点120所形成部分的截面与图19(c)相同，将接触孔120a、触点120用虚线表示进行说明。将在图1所示的接触孔120a以及221a上具有开口部的抗蚀剂图案在中间绝缘膜118上形成。以该抗蚀剂图案为掩模，在存储单元区域1001中，将图8(c)所示的中间绝缘膜118以及掩埋绝缘膜115进行加工，形成露出掩埋导电膜114的接触孔120a。另外，在外围电路区域1002中，将中间绝缘膜118以及掩埋绝缘膜208进行加工，如图22所示，形成露出N+扩散层207的接触孔221a。中间绝缘膜118、掩埋绝缘膜115，208，例如可以用干蚀刻除去。该干蚀刻，例如可以在CF4/CH2F2/He＝45/30/100sccm、压力＝10mTorr(1.33pa)、RF功率上部/下部＝900/80W的条件下进行。
在中间绝缘膜118上形成铝导电膜的同时，用导电膜掩埋接触孔120a以及221a，形成与掩埋导电膜114以及N+扩散层207连接的触点120，221。其后，通过将导电膜加工成规定的布线形状，来形成1M布线121。
(3)作用效果根据本实施例，由于是在侧壁(131、113)之间埋入掩埋导电膜114、并将掩埋导电膜114沿扩散层112设置在扩散层112上的构成，通过掩埋导电膜114可以充分地补偿扩散层112的导电率。换言之，可以降低用掩埋导电膜114和扩散层112构成的布线(位线)的电阻值。
另外，由于是将掩埋导电膜114在侧壁(131、113)之间埋入的构成，掩埋导电膜114的膜厚的调整容易，通过膜厚的调整，可以容易地调整由掩埋导电膜114和扩散层112构成的布线的电阻值。
另外，在在上层将金属布线沿扩散层形成，并在多个地方在金属布线和扩散层之间取得触点的情况下，为了确保触点形成的区域，有半导体器件大型化的担心。另一方面，在本实施例的构成中，由于通过掩埋导电膜114可以充分地补偿扩散层112的导电率，可以防止半导体器件1000的大型化。另外，由于只在侧壁部(131、113)之间将掩埋导电膜114埋入，没有基于设置掩埋导电膜114的半导体器件1000的大型化的担心。
根据本实施例，在已经用硅氮化膜205覆盖了外围电路区域1002的状态下，形成存储单元区域1001的单元晶体管Tr1，其后，将存储单元区域1001用掩埋绝缘膜115覆盖并将外围电路区域1002的硅氮化膜205除去，形成外围电路区域1002的外围电路晶体管Tr2。总之。由于分别地进行存储单元晶体管Tr1和外围电路晶体管Tr2的形成，可以防止在外围电路晶体管Tr2的栅极形成电荷存储膜而使外围电路晶体管热载流子耐性变弱。
另外，根据本实施例，将由栅绝缘膜104、多晶硅膜201、WSi膜202、栅上绝缘膜203、硅氮化膜204形成的多层叠层膜在存储单元区域以及外围电路区域中形成，用该多层布线膜形成存储单元晶体管Tr1以及外围电路晶体管Tr2的栅极。也就是，由于用公用的多层布线膜形成存储单元区域1001以及外围电路区域1002的晶体管，可以降低用于栅极形成的成膜工序。
权利要求
1.一种半导体器件，其特征在于，包括半导体衬底；在上述半导体衬底的上方沿第1方向配置的多个第1布线；在上述半导体衬底的表面沿与上述第1方向正交的第2方向延伸，并具有与上述第1布线重叠的第1扩散层部分的多个扩散层；在上述半导体衬底与上述第1布线之间，被配置在沿各第1布线配置的多个第1扩散层部分之中邻接的第1扩散层部分之间、并与上述第1布线电连接的第1导电膜；在第1导电膜的侧方被配置在与上述第1导电膜邻接的上述扩散层之间，并沿上述扩散层延伸的侧壁部；以及在上述侧壁部之间以在上述各扩散层上沿各扩散层延伸的方式按规定的膜厚埋入的多个第2导电膜。
2.按照权利要求1所述的半导体器件，其特征在于上述侧壁部以将上述各扩散层彼此分离的方式进行延伸。
3.按照权利要求2所述的半导体器件，其特征在于上述侧壁部对上述各扩散层逐个包围扩散层，上述第2导电膜被埋入在用上述侧壁部所包围的区域。
4.按照权利要求1至3中任意一项所述的半导体器件，其特征在于上述侧壁部包含电荷存储膜。
5.按照权利要求4所述的半导体器件，其特征在于上述侧壁部具有包含上述电荷存储膜的第1侧壁部；和被配置在上述第1侧壁部的外侧、将上述电荷存储膜与上述第2导电膜电绝缘的第2侧壁部。
6.按照权利要求1至5中任意一项所述的半导体器件，其特征在于，还包括在上述侧壁部之间被埋入上述第2导电膜上，并将上述第1布线与上述第2导电膜电绝缘的第1绝缘膜。
7.按照权利要求1至6中任意一项所述的半导体器件，其特征在于上述多个扩散层在上述多个第1布线的外侧经由上述第2导电膜而取得接触。
8.按照权利要求1至7中任意一项所述的半导体器件，其特征在于上述第1导电膜、上述第1电极的两侧的第1扩散层部分分别构成存储单元晶体管的栅电极、源极/漏极，上述第1扩散层部分及上述第1导电膜构成位线。
9.按照权利要求8所述的半导体器件，其特征在于上述半导体衬底具有形成了上述存储单元晶体管的存储单元区域；和形成了外围电路晶体管的外围电路区域，在上述外围电路晶体管的栅电极未形成电荷存储膜。
10.按照权利要求8所述的半导体器件，其特征在于上述半导体衬底具有形成了上述存储单元晶体管的存储单元区域；和形成了外围电路晶体管的外围电路区域，上述存储单元晶体管的栅电极不包含硅化物膜，上述外围电路晶体管的栅电极包含硅化物膜。
11.一种半导体器件的制造方法，其特征在于，包括准备半导体衬底的工序；在上述半导体衬底上按顺序形成第1绝缘膜、第1导电膜、第2绝缘膜以形成多层叠层膜的工序；将上述多层叠层膜加工成包含沿第1方向延伸的多个线状图案的图案的步骤；在上述多个线状图案的两侧形成沿各线状图案延伸的侧壁部的工序；在上述半导体衬底的表面形成在上述侧壁部的两侧沿上述侧壁部延伸的多个扩散层的工序；在上述侧壁部之间以规定的膜厚埋入第2导电膜，并在各扩散层上以沿扩散层延伸的方式形成第2导电膜的工序；形成将上述侧壁部之间掩埋并且覆盖上述线状图案的第3绝缘膜的工序；将上述第3绝缘膜平坦化至上述侧壁部的高度以使上述线状图案的第2绝缘膜露出的工序；除去上述第2绝缘膜以露出上述第1导电膜的工序；在上述第1导电膜上及上述第3绝缘膜上形成第3导电膜的工序；将上述第3导电膜加工成沿与上述第1方向大致正交的第2方向延伸的多个第1布线的工序；以及在未被上述第1布线覆盖的部分除去上述线状图案的第1导电膜的工序。
12.按照权利要求11所述的半导体器件的制造方法，其特征在于在加工上述多层叠层膜的工序中，以将上述各扩散层彼此分离的方式形成将上述多个线状图案彼此连结起来的上述图案。
13.按照权利要求12所述的半导体器件的制造方法，其特征在于在加工上述多层叠层膜的工序中，以包围上述各扩散层的方式形成上述图案。
14.按照权利要求11至13中任意一项所述的半导体器件的制造方法，其特征在于形成上述侧壁部的工序包括形成电荷存储膜的工序。
15.按照权利要求14所述的半导体器件的制造方法，其特征在于形成上述侧壁部的工序包括形成包含电荷存储膜的第1侧壁部的工序；以及在上述第1侧壁部的外侧形成第2侧壁部的工序。
16.按照权利要求11至15中任意一项所述的半导体器件的制造方法，其特征在于在未被上述第1布线覆盖的部分除去上述第1导电膜的工序之后，还包括，形成覆盖上述多个第1布线、上述第3绝缘膜、上述第1绝缘膜的第4绝缘膜的工序；在上述多个第1布线的外侧在上述第4绝缘膜、上述第3绝缘膜形成开口部以露出上述第2导电膜的工序；以及在上述开口部内形成第4导电膜的工序。
17.一种半导体器件的制造方法，其特征在于，包括准备包含存储单元区域和外围电路区域的半导体衬底的工序，其中，该存储单元区域形成存储单元晶体管，该外围电路区域形成外围电路晶体管；用第5绝缘膜覆盖上述外围电路区域的工序；在上述存储单元区域按顺序形成第1绝缘膜、第1导电膜、第2绝缘膜以形成多层叠层膜的工序；将上述多层叠层膜加工成包含沿第1方向延伸的多个线状图案的图案的步骤；在上述多个线状图案的两侧形成沿各线状图案延伸的侧壁部的工序；在上述半导体衬底的表面形成在上述侧壁部的两侧沿上述侧壁部延伸的多个扩散层的工序；在上述侧壁部之间以规定的膜厚埋入第2导电膜，并在各扩散层上以沿扩散层延伸的方式形成第2导电膜的工序；形成将上述侧壁部之间掩埋并且覆盖上述线状图案的第3绝缘膜以覆盖上述存储单元区域的工序；除去覆盖上述外围电路区域的上述第5绝缘膜的工序；在上述外围电路区域形成外围电路晶体管的工序；在上述外围电路晶体管及上述第3绝缘膜上形成第4绝缘膜的工序；将上述第4绝缘膜及上述第3绝缘膜平坦化至上述侧壁部的高度以使上述线状图案的第2绝缘膜露出的工序；除去上述第2绝缘膜以露出上述第1导电膜的工序；在上述第1导电膜上及上述第3绝缘膜上形成第3导电膜的工序；将上述第3导电膜加工成沿与上述第1方向大致正交的第2方向延伸的多个第1布线的工序；以及在未被上述第1布线覆盖的部分除去上述线状图案的第1导电膜的工序。
18.按照权利要求17所述的半导体器件的制造方法，其特征在于在上述外围电路晶体管中不形成电荷存储膜。
19.按照权利要求17所述的半导体器件的制造方法，其特征在于在上述外围电路晶体管的形成工序中包括作为栅电极的一部分形成硅化物膜的工序。
20.一种半导体器件的制造方法，其特征在于，包括准备包含存储单元区域和外围电路区域的半导体衬底的工序，其中，该存储单元区域形成存储单元晶体管，该外围电路区域形成外围电路晶体管；在上述存储单元区域及上述外围电路区域按顺序形成第1绝缘膜、第1导电膜、第2绝缘膜以形成多层叠层膜的工序；在上述存储单元区域中，将上述多层叠层膜加工成包含沿第1方向延伸的多个线状图案的图案的步骤；在上述多个线状图案的两侧形成沿各线状图案延伸的侧壁部的工序；在上述半导体衬底的表面形成在上述侧壁部的两侧沿上述侧壁部延伸的多个扩散层的工序；在上述侧壁部之间以规定的膜厚埋入第2导电膜，并在各扩散层上以沿扩散层延伸的方式形成第2导电膜的工序；形成将上述侧壁部之间掩埋并且覆盖上述线状图案的第3绝缘膜以覆盖上述存储单元区域的工序；在上述外围电路区域中加工上述多层叠层膜以形成外围电路晶体管的工序；在上述外围电路晶体管及上述第3绝缘膜上形成第4绝缘膜的工序；将上述第4绝缘膜及上述第3绝缘膜平坦化至上述侧壁部的高度以使上述线状图案的第2绝缘膜露出的工序；除去上述第2绝缘膜以露出上述第1导电膜的工序；在上述第1导电膜上及上述第3绝缘膜上形成第3导电膜的工序；将上述第3导电膜加工成沿与上述第1方向大致正交的第2方向延伸的多个第1布线的工序；以及在未被上述第1布线覆盖的部分除去上述线状图案的第1导电膜的工序。
21.按照权利要求20所述的半导体器件的制造方法，其特征在于在上述外围电路晶体管中不形成电荷存储膜。
全文摘要
本发明提供一种半导体器件及其制造方法，在将扩散层作为布线而使用的导体器件中，防止大型化的同时降低扩散层布线的电阻值。包括半导体衬底(101)；在上述半导体衬底(101)的上方沿第1方向配置的多个第1布线(116)；在上述半导体衬底(101)的表面沿与上述第1方向正交的第2方向延伸，并具有与上述第1布线(116)重叠的第1扩散层部分的多个扩散层；在上述半导体衬底与上述第1布线之间，被配置在沿各第1布线(116)配置的多个第1扩散层部分之中邻接的第1扩散层部分之间、并与上述第1布线(116)电连接的第1导电膜(106)；在第1导电膜(106)的侧方被配置在与上述第1导电膜(106)邻接的上述扩散层(112)之间，并沿上述扩散层(112)延伸的侧壁部；以及在上述侧壁部之间以在上述各扩散层上沿各扩散层(112)延伸的方式按规定的膜厚埋入的多个第2导电膜(114)。
文档编号H01L21/8247GK1976038SQ200610135659
公开日2007年6月6日 申请日期2006年10月20日 优先权日2005年12月2日
发明者汤田崇 申请人:冲电气工业株式会社