专利名称：半导体器件及其制造方法
技术领域：
本发明涉及具有电容结构的半导体器件，其中所述电容结构通过将由介电材料构成的电容膜夹在下电极和上电极之间来形成，本发明尤其优选地用于其中电容膜由铁电材料构成的铁电电容结构。
背景技术：
近年来，通过使用铁电体的极化反转来将信息保存在铁电电容结构中的铁电存储器(FeRAM铁电随机访问存储器)快速发展。因为铁电存储器是即使在切断电源时也不会丢失其中保存的信息的非易失性存储器，并且能够有望实现高集成密度、高速驱动、高耐用性和低功率消耗，所以铁电存储器特别引人注目。
铁电电容结构的特性能够被外部氢气和水降低。其特性也容易被蚀刻处理等降低。因此，通过高温退火来恢复电容特性非常必要。因此，作为构成铁电电容结构的上电极和下电极的材料，通常使用能够抵抗高温退火的贵金属和贵金属氧化物，如同在例如日本特开2003-174095中所公开的那样。作为上电极的材料，属于导电氧化物的氧化铱有望抑制特性的降低。
在铁电电容结构中，除了作为电容电极的本来角色之外，上电极还要求具有以下两种功能。
(1)在电容膜和上电极之间形成理想界面，并获得优良的铁电特性的功能。
(2)随着制造处理的发展，防止铁电电容结构的铁电特性的降低的功能。
对于功能(1)，在电容膜上形成具有结晶性较好的高氧化度的氧化铱(第一氧化铱膜)。通过所述第一氧化铱膜，可以获得优良的铁电特性。
对于功能(2)，尽管所述第一氧化铱膜具有上述功能，但是由于它在形态(morphology)上比较差，所以不适宜作为上层，因此在所述第一氧化铱膜的上层中形成比所述第一氧化铱膜氧化度低的没有完全结晶的氧化铱(第二氧化铱膜)。所述第二氧化铱膜形成为在形态上优良的均匀膜，因此，它可以抑制铁电特性的降低。
因此，作为铁电电容结构的上电极，期望使其形成为包括第一氧化铱膜和第二氧化铱膜的叠层结构的构造。
然而，当由非晶态的氧化铱膜形成上层的第二氧化铱膜时，即使在膜形成的开始所述氧化铱膜形成为在形态上优良的均匀膜，但是随着制造处理的发展所述氧化铱膜将被还原。因此，在其中出现多个空隙，并且所述氧化铱膜变为所谓多孔态的密度稀疏的氧化铱。结果，通过第二氧化铱膜中的空隙而促进氢扩散，进而促进氧化铱的还原以及铁电特性的降低。
发明内容
鉴于以上问题提出本发明，本发明的目的在于提供一种具有高可靠性的半导体器件，其尽管采用氧化铱作为电容结构的上电极的材料，但能够抑制氧化铱的还原从而防止其变成多孔态，因此能够确保其高性能。
本发明的半导体器件包括半导体衬底；和电容结构，其形成在半导体衬底上，并且通过将由介电材料构成的电容膜夹在下电极和上电极之间而形成，所述上电极具有氧化铱膜，以及所述氧化铱膜的表面层为高度氧化层，所述高度氧化层的铱氧化度高于紧接在所述表面层下方的部分的铱氧化度。
本发明还提供一种半导体器件的制造方法，所述半导体器件包括电容结构，所述电容结构形成在半导体衬底上并通过将由介电材料构成的电容膜夹在下电极和上电极之间而形成，所述方法包括以下步骤在形成上电极时，形成氧化铱膜；和通过在氧化气氛下对所述氧化铱膜进行热处理，在所述氧化铱膜的表面层上形成高度氧化层，所述高度氧化层的铱氧化度高于紧接在所述表面层下方的部分的铱氧化度。
图1A到1C是示出形成第一和第二氧化铱膜并通过X射线衍射仪(XRD)来测量成分的结果的特性图；图2A到2D是示出在其制造方法处理步骤顺序中的根据第一实施例的FeRAM结构剖视图；
图3A到3C是示出在其制造方法处理步骤顺序中的根据第一实施例的FeRAM结构剖视图；图4A到4D是示出在其制造方法处理步骤顺序中的根据第一实施例的FeRAM结构剖视图；图5A到5C是示出在其制造方法处理步骤顺序中的根据第一实施例的FeRAM结构剖视图；图6A到6C是示出在其制造方法处理步骤顺序中的根据第一实施例的FeRAM结构剖视图；图7A和7B示出在其制造方法处理步骤顺序中的根据第一实施例的FeRAM结构剖视图；图8A到8D是示出在其制造方法处理步骤顺序中的根据第二实施例的FeRAM结构剖视图；图9A到9D是示出在其制造方法处理步骤顺序中的根据第二实施例的FeRAM结构剖视图；图10A到10D是示出在其制造方法处理步骤顺序中的根据第二实施例的FeRAM结构剖视图；图11A到11C是示出在其制造方法处理步骤顺序中的根据第二实施例的FeRAM结构剖视图；图12A和12B是示出在其制造方法处理步骤顺序中的根据第二实施例的FeRAM结构剖视图；图13A和13B是示出在其制造方法处理步骤顺序中的根据第二实施例的FeRAM结构剖视图；具体实施方式
本发明的技术要点对于在结晶为IrO2成分的第一氧化铱膜上形成的第二氧化铱膜，尽管第二氧化铱膜形成为与第一氧化铱膜相比具有低氧化度的非晶态，但是本发明人对加强第二氧化铱膜自身的耐还原性的构成进行了认真研究，由此得出本发明。
在本发明中，要求第二氧化铱为除了在形态上优秀的均匀的膜之外还要为耐还原性优秀的膜。这两种需求看起来相互抵触，但是为了符合后者的需求，只要第二氧化铱膜的表面层显示较强的耐还原性就足够了。因此，在本发明中，第二氧化铱膜形成为与第一氧化铱膜相比具有低氧化度的非晶态，之后，仅使表面层成为耐还原性强的状态，即成为高度氧化的高氧化度层。具体地，通过在氧化气氛(在此情况下为O2气氛)中在适当温度(600℃到750℃)下对第二氧化铱膜进行热处理(退火处理)，例如通过快速退火(RTA)，来仅仅使表面层成为高度氧化层。这里，在低于600℃的处理温度下，不能获得表面层的足够高氧化度，而在高于750℃的处理温度下，则对于电容膜等的不利影响变得不能忽视。
图1A到1C示出实际形成第一和第二氧化铱膜并通过X射线衍射仪(XRD)来测量成分的结果。
图1A示出第一氧化铱膜和第二氧化铱膜的比较，图1B和1C分别示出在退火之前和之后比较第一和第二氧化铱膜的XRD图形。氧化铱在氧化硅膜上沉积，并且在退火处理之前和之后分别进行XRD测量。
结果，与第一氧化铱相比，第二氧化铱在IrO2(200)的峰值强度(peakintensity)比较低，而在IrO2(110)的峰值强度略高。
接下来，在退火处理之前和之后在XRD图形中比较第一和第二氧化铱膜。结果，退火没有改变第一氧化铱膜，而第二氧化铱膜在IrO2(200)和IrO2(110)的峰值强度均增加。
第二氧化铱膜在退火处理之后显著增加IrO2(200)和IrO2(110)的峰值强度，由此第二氧化铱膜通过退火处理而提高结晶度，因此第二氧化铱膜相对于沉积之后的IrO2来说氧化度比较低。另一方面，由于第一氧化铱膜在退火处理之前和之后在IrO2(200)和IrO2(110)的峰值强度不变，因此第一氧化铱膜在沉积之后被完全结晶，并且可以说相对于沉积之后的IrO2来说氧化度较高。由于第二氧化铱膜通过退火处理而提高氧化度，尤其前表面附近的区域提高结晶度，所以所述表面层的氧化铱与内部相比结晶度提高更大，可以说氧化度较高。
通过本发明的结构，实现了一种具有高可靠性的半导体存储器，其尽管采用氧化铱作为上电极的材料，但能够抑制氧化铱的还原从而防止其变成多孔态以及防止性能降低，因此，能够同时满足组成上电极的上层所需的优秀形态和高耐氧化性，从而能够确保其高性能。
本发明应用的具体实施例以下，将参照附图来详细描述本发明应用的具体实施例。在以下实施例中，作为示例，示出了将本发明应用于FeRAM的情况，但是本发明也适用于电容结构使用普通介电薄膜的半导体存储器。第一实施例在本实施例中，作为示例示出了所谓平面式FeRAM，其中在铁电电容结构之上获得铁电电容结构的下电极和上电极的连续性。为了便于说明，使用FeRAM的制造方法来对其结构进行描述。
图2A到7B是示出在其制造方法处理步骤顺序中根据第一实施例的FeRAM结构的示意剖视图。
首先，如图2A所示，在硅半导体衬底10上形成用作选择晶体管的MOS晶体管20。
详细地，通过例如浅槽隔离(STI)方法在硅半导体衬底10的表面层上形成元件隔离结构11，限定元件有源区。
接下来，在例如3.0×1013/cm2的剂量和300keV的加速能的条件下将杂质(在此情况下为B)离子注入到元件有源区，形成阱12。
接下来，通过热氧化等处理在元件有源区中形成具有约3.0nm膜厚的薄栅绝缘膜13，然后，通过CVD方法在栅绝缘膜13上沉积膜厚约为180nm的多晶硅膜和例如膜厚约为29nm的氮化硅膜，并且通过光刻和随后的干蚀刻将所述氮化硅膜、多晶硅膜和栅绝缘膜13处理为电极的形状，从而在栅绝缘膜13上图案化形成栅极14。此时，同时在栅极14上图案化形成由氮化硅膜构成的覆盖膜15。
接下来，使用覆盖膜15作为掩模，在例如5.0×1014/cm2的剂量和10keV的加速能的条件下将杂质(在此情况下为As)离子注入到元件有源区，形成所谓的LDD区域16。
接下来，例如，通过CVD方法在整个表面沉积氧化硅膜，并通过执行该氧化硅膜的所谓回蚀刻而将氧化硅膜仅仅留在栅极14和覆盖膜15的侧表面上，形成侧壁绝缘膜17。
接下来，使用覆盖膜15和侧壁绝缘膜17作为掩模，在杂质浓度变得高于LDD区域16的条件下将杂质(在此情况下为P)离子注入到元件有源区，形成重叠在LDD区域16上的源极/漏极区域18，并完成MOS晶体管20。
随后，如图2B所示，顺序形成MOS晶体管20的保护膜21和层间绝缘膜22a。
详细地，顺序沉积保护膜21和层间绝缘膜22a，从而覆盖MOS晶体管20。在此情况下，使用氧化硅膜作为保护膜21的材料，并且通过CVD方法将所述氧化硅膜沉积为膜厚约20nm。作为层间绝缘膜22a，形成叠层结构，在所述叠层结构中顺序沉积例如等离子体SiO膜(膜厚约20nm)、等离子体SiN膜(膜厚约80nm)和等离子体TEOS膜(膜厚约1000nm)，并且在对它们进行叠层处理之后，通过CMP将所述叠层结构抛光为厚度约700nm。
随后，如图2C所示，顺序形成层间绝缘膜22b和保护膜23。在图2C和以后的附图中，仅示出从层间绝缘膜22a开始的上部结构，为了便于图示在附图中省略硅半导体衬底10、MOS晶体管20等。
详细地，首先通过使用例如TEOS的等离子体CVD方法在层间绝缘膜22a上沉积膜厚约100nm的氧化硅膜，并形成层间绝缘膜22b。之后，对层间绝缘膜22b进行退火处理。作为此退火处理的条件，例如在以20公升/分钟的流速提供N2气的同时在650℃下进行此处理20到45分钟。
接下来，在层间绝缘膜22b上形成保护膜23，保护膜23用于防止氢/水进入随后将描述的铁电电容结构的铁电膜。保护膜23使用氧化铝(Al2O3)为材料，并且通过溅射方法沉积为膜厚约20nm到50nm。之后，对保护膜23进行退火处理。作为此退火处理的条件，例如在以2公升/分钟的流速提供O2气的同时在650℃下进行此处理30到120秒。
随后，如图2D所示，顺序形成下电极层24和电容膜25。
详细地，首先通过溅射方法沉积膜厚为例如约100nm的Ir，形成下电极层24。
接下来，通过MOCVD方法，在下电极层24上沉积例如膜厚约5nm的为铁电体的PbZr1-xTixO3(0＜x＜1)(PZT)，通过MOCVD方法在其上连续沉积膜厚约为115nm的PZT，从而形成电容膜25。在形成电容膜25时的衬底温度被设置在620℃，并且压力被设置在约6.7×102Pa(5托(Torr))。作为电容膜25的材料，可使用Pb1-xLaxZr1-yTiyO3(0＜x＜1，0＜y＜1)、SrBi2(TaxNb1-x)2O9(0＜x＜1)、Bi4Ti2O12等来代替PZT。
随后，如图3A所示，在电容膜25上顺序形成作为上电极层26的成分的IrO2膜26a和IrOx膜26b。
详细地，将衬底温度调节在100℃到300℃(在此情况下为300℃)，通过使用溅射方法，首先形成膜厚为30nm到70nm(在此情况下为约50nm)的氧化铱(其为导电氧化物)。通过在此衬底温度下进行溅射沉积，形成IrO2膜26a，其通过结晶为IrO2的成分而形成。通过IrO2膜26a，在IrO2膜26b和电容膜25之间形成良好的界面，并获得优良的铁电特性。
接下来，将衬底温度调节为低于在沉积IrO2膜26a时的温度的20℃到100℃(在此情况下为30℃)，通过溅射方法形成膜厚大于IrO2膜26a的、为50nm到200nm(在此情况下约为100nm)的氧化铱(其为导电氧化物)。通过在此衬底温度下进行溅射沉积，形成氧化度低于IrO2膜26a的非晶态的IrOx膜26b(IrOx0＜x＜2)。IrOx膜26b形成为在形态上优良的均匀膜，因此，其可抑制铁电性能的降低。
随后，如图3B所示，对IrOx膜26b的表面层进行退火处理。
详细地，通过在O2气氛下、在600℃到750℃(在此情况下为725℃)下RTA处理约1分钟，仅氧化IrOx膜26b的表面层，形成厚度约30nm的高度氧化层19，高度氧化层19与IrOx膜26b的其它部分相比氧化度更高。通过使得在IrOx膜26b的表面层上存在高度氧化层19，即使IrOx膜26b经过随后的处理步骤，也可抑制其还原，并且可防止IrOx膜26b变成多孔状。
随后，如图3C所示，通过溅射方法，在高度氧化层19上形成膜厚约为50nm的用作IrOx膜26b的覆盖膜的贵金属膜(在此情况下为Ir膜26c)。上电极层26包括IrO2膜26a、IrOx膜26b(包括表面层上的高度氧化层19)和Ir膜26c。可以不形成Ir膜26c。
随后，如图4A所示，图案化形成上电极31。
详细地，通过光刻和随后的干蚀刻将上电极层26处理成多个电极形状，从而图案化形成上电极31。
随后，如图4B所示，处理电容膜25。
详细地，将电容膜25与上电极31匹配，并且通过光刻和随后的干蚀刻来处理电容膜25。在对电容膜25进行图案化之后，使电容膜25经过退火处理，以恢复电容膜25的功能。
随后，如图4C所示，形成用于防止氢/水进入电容膜25的保护膜27。
详细地，将氧化铝(Al2O3)用作材料，并且在下电极层24上通过溅射方法将其沉积为约50nm膜厚，以覆盖电容膜25和上电极31，从而形成保护膜27。之后，对保护膜27进行退火处理。
随后，如图4D所示，处理下电极层24和保护膜27，并完成铁电电容结构30。
详细地，将保护膜27和下电极层24与经处理的电容膜25匹配，并且通过光刻和随后的干蚀刻来处理保护膜27和下电极层24，其中使得下电极层24保持比电容膜25更大的尺寸，并且图案化形成下电极32。因此，完成铁电电容结构30，其中在下电极32上顺序层叠电容膜25和上电极31，并且下电极32和上电极31经由电容膜25电容耦合。此时，保护膜27同时保留在上电极31的上表面上、上电极31和电容膜25的侧表面上以及下电极层24的上表面上，从而覆盖以上表面。之后，对保护膜27进行退火处理。
随后，如图5A所示，形成保护膜28。
详细地，将氧化铝(Al2O3)用作材料，并且通过溅射方法将其沉积为膜厚约20nm到50nm，以覆盖铁电电容结构30的整个表面，从而形成保护膜28。之后，对保护膜28进行退火处理。
随后，如图5B所示，沉积层间绝缘膜33。
详细地，形成层间绝缘膜33，以经由保护膜27和28来覆盖铁电电容结构30。在此情况下，通过使用例如TEOS的等离子体CVD方法沉积氧化硅膜至膜厚约1500nm到2500nm，形成层间绝缘膜33，之后，例如通过CMP对其进行抛光，直到膜厚变为约1000nm为止。在CMP之后，例如进行N2O的等离子体退火处理，以使层间绝缘膜33脱水。
随后，如图5C所示，形成连接到晶体管结构20的源极/漏极区域18的塞36。
详细地，使用源极/漏极区域18作为蚀刻停止层，通过光刻和随后的干蚀刻来处理层间绝缘膜33、保护膜28和27、层间绝缘膜22b和22a以及保护膜21，直到露出源极/漏极区域18的部分前表面为止，形成例如直径约为0.3μm的通孔36a。
接下来，例如，通过溅射方法顺序沉积Ti膜至膜厚约20nm、并沉积TiN膜至膜厚约50nm，从而覆盖通孔36a的壁表面，形成基膜(胶膜)36b。然后，例如，通过CVD方法形成W膜，以经由胶膜36b来填充通孔36a。之后，使用层间绝缘膜33作为停止层，通过CMP方法对W膜和胶膜36b进行抛光，形成塞36，在塞36中经由胶膜36b用W来填充通孔36a。在CMP之后，例如进行N2O的等离子体退火处理。
随后，如图6A所示，在形成硬掩模37和抗蚀剂掩模38之后，形成到达铁电电容结构30的通孔34a和35a。
详细地，首先，通过CVD方法在层间绝缘膜33上沉积膜厚约为100nm的氮化硅膜，形成硬掩模37。接下来，在硬掩模37上涂布抗蚀剂，通过光刻来处理抗蚀剂，形成具有开口38a和38b的抗蚀剂掩模38。
接下来，通过使用抗蚀剂掩模38来对硬掩模37干蚀刻，并且在与开口38a和38b匹配的硬掩模37区域中形成开口37a和37b。
然后，通过主要使用硬掩模37，分别用上电极31和下电极32作为蚀刻停止层，对层间绝缘膜33和保护膜28、27进行干蚀刻。在干蚀刻处理中，同时进行以下两种处理即应用于层间绝缘膜33和保护膜28、27直到露出上电极31的部分前表面为止的处理，以及应用于层间绝缘膜33和保护膜28、27直到露出下电极32的部分前表面为止的处理，从而同时在各区域分别形成直径均为例如约0.5μm的通孔34a和35a。
随后，如图6B所示，去除抗蚀剂掩模38和硬掩模37。
详细地，首先，通过灰化处理等方式来去除剩余的抗蚀剂掩模38。之后，进行退火处理，以修复由于铁电电容结构30形成之后的各处理步骤所导致的铁电电容结构30所经受的损坏。然后，通过全面各向异性蚀刻(所谓的回蚀刻)，去除硬掩模37。
随后，如图6C所示，形成连接到铁电电容结构30的塞34和35。
详细地，首先，形成基膜(胶膜)34b和35b，以覆盖通孔34a和35a的壁表面，之后，通过CVD方法形成W膜，以经由胶膜34b和35b来填充通孔34a和35a。然后，用层间绝缘膜33作为停止层，例如通过CMP方法来对W膜和胶膜34b、35b进行抛光，形成塞34和35，在塞34和35中，通孔34a和35a的内部经由胶膜34b和35b用W来填充。在CMP之后，进行例如N2O的等离子体退火处理。
随后，如图7A所示，形成分别连接到塞34、35和36的第一布线45。
详细地，首先，通过溅射方法等，在层间绝缘膜33上的整个表面上沉积阻挡金属膜42、布线膜43和阻挡金属膜44。作为阻挡金属膜42，例如，通过溅射方法沉积膜厚约为5nm的Ti膜和膜厚约为150nm的TiN膜叠层。作为布线膜43，例如，沉积膜厚约为350nm的Al合金膜(在此情况下为Al-Cu膜)。作为阻挡金属膜44，例如，通过溅射方法沉积膜厚约为5nm的Ti膜和膜厚约为150nm的TiN膜叠层。在此情况下，将布线膜43的结构制成与除了FeRAM之外的相同规则的逻辑部分相同的结构，因此，在布线处理和可靠性方面不存在问题。
接下来，在沉积例如SiON膜或其它抗反射膜(未示出)作为抗反射膜之后，通过光刻和随后的干蚀刻将该抗反射膜、阻挡金属膜44、布线膜43和阻挡金属膜42处理成布线形状，并且图案化形成分别连接到塞34、35和36的第一布线45。作为布线膜43，可以通过利用所谓的镶嵌方法等形成Cu膜(或者Cu合金膜)来代替形成Al合金膜，并且可形成Cu布线作为第一布线45。
随后，如图7B所示，形成连接到第一布线45的第二布线54。
详细地，首先，形成层间绝缘膜46，以覆盖第一布线45。作为层间绝缘膜46，沉积膜厚约为700nm的氧化硅膜并形成等离子体TEOS膜，而使得总体膜厚约为1100nm，之后，通过CMP来抛光前表面而使得所述总体膜厚约为750nm。
接下来，形成连接到第一布线45的塞47。
首先，例如，使用光刻和随后的干蚀刻，通过处理层间绝缘膜46直到露出第一布线45的部分前表面为止，形成直径约0.25μm的通孔47a。
接下来，在形成基膜(胶膜)48以覆盖通孔47a的壁表面之后，通过CVD方法形成W膜，以经由胶膜48来填充通孔47a。然后，例如，用层间绝缘膜46作为停止层，对W膜和胶膜48进行抛光，形成塞47，在塞47中，通孔47a的内部经由胶膜48使用W膜来填充。
接下来，形成分别连接到塞47的多个第二布线54。
首先，通过溅射方法等，在整个表面沉积阻挡金属膜51、布线膜52和阻挡金属膜53。作为阻挡金属膜51，例如，通过溅射方法沉积膜厚约为5nm的Ti膜和膜厚约为150nm的TiN膜叠层。作为布线膜52，例如，沉积膜厚约为350nm的Al合金膜(在此情况下为Al-Cu膜)。作为阻挡金属膜53，例如，通过溅射方法沉积膜厚约为5nm的Ti膜和膜厚约为150nm的TiN膜叠层。在此情况下，将布线膜52的结构制成与除了FeRAM之外的相同规则的逻辑部分相同的结构，因此，在布线处理和可靠性方面不存在问题。
接下来，在沉积例如SiON膜或其它抗反射膜(未示出)作为抗反射膜之后，通过光刻和随后的干蚀刻将该抗反射膜、阻挡金属膜53、布线膜52和阻挡金属膜51处理成布线形状，并且图案化形成第二布线54。作为布线膜52，可以通过利用所谓的镶嵌方法等形成Cu膜(或者Cu合金膜)来代替形成Al合金膜，并且可形成Cu布线作为第二布线54。
之后，通过形成层间绝缘膜、附加的上层布线等的各种处理步骤完成根据本实施例的平面式FeRAM。
如上所述，根据本实施例，尽管为防止特性降低而使得铁电电容结构30的上电极31的氧化铱由IrO2膜26a和IrOx膜26b的叠层结构制成，但是通过在IrOx膜26b的表面层上形成高度氧化层19，能够抑制IrOx膜26b的还原，从而防止其变成多孔状。利用这种结构，能够实现具有高可靠性的平面式FeRAM，其能够确保高特性。
第二实施例在此实施例中，作为示例示出了所谓的叠层式FeRAM，其中，在铁电电容结构之下获得铁电电容结构的下电极的连续性，以及在铁电电容结构之上获得铁电电容结构的上电极的连续性。为了便于说明，使用FeRAM的制造方法来对其结构进行描述。
图8A到13B是示出在其制造方法处理步骤顺序中根据第二实施例的FeRAM结构的示意剖视图。
首先，如图8A所示，在硅半导体衬底110上形成用作选择晶体管的MOS晶体管120。
详细地，通过例如浅槽隔离(STI)方法在硅半导体衬底110的表面层上形成元件隔离结构111，并限定元件有源区。
接下来在例如3.0×1013/cm2的剂量和300keV的加速能的条件下将杂质(在此情况下为B)离子注入到元件有源区，形成阱112。
接下来，通过热氧化等处理在元件有源区中形成膜厚约3.0nm的薄栅绝缘膜113，然后，通过CVD方法在栅绝缘膜113上沉积膜厚约为180nm的多晶硅膜和例如膜厚约为29nm的氮化硅膜，并且通过光刻和随后的干蚀刻将所述氮化硅膜、多晶硅膜和栅绝缘膜113处理为电极的形状，从而在栅绝缘膜113上图案化形成栅极114。此时，同时在栅极114上图案化形成由氮化硅膜构成的覆盖膜115。
接下来，使用覆盖膜115作为掩模，在例如5.0×1014/cm2的剂量和10keV的加速能的条件下将杂质(在此情况下为As)离子注入到元件有源区，形成所谓的LDD区域116。
接下来，例如，通过CVD方法在整个表面沉积氧化硅膜，并通过执行该氧化硅膜的所谓回蚀刻而将氧化硅膜仅仅留在栅极114和覆盖膜115的侧表面上，形成侧壁绝缘膜117。
接下来，使用覆盖膜115和侧壁绝缘膜117作为掩模，在杂质浓度变得高于LDD区域116的条件下将杂质(在此情况下为P)离子注入到元件有源区，形成重叠在LDD区域116上的源极/漏极区域118，并完成MOS晶体管120。
随后，如图8B所示，顺序形成MOS晶体管120的保护膜121、层间绝缘膜122和上绝缘膜123a。
详细地，顺序沉积保护膜121、层间绝缘膜122和上绝缘膜123a，从而覆盖MOS晶体管120。在此情况下，使用氧化硅膜作为保护膜121的材料，并且通过CVD方法将所述氧化硅膜沉积为膜厚约20nm。作为层间绝缘膜122，形成叠层结构，在所述叠层结构中顺序沉积例如等离子体SiO膜(膜厚约20nm)、等离子体SiN膜(膜厚约80nm)和等离子体TEOS膜(膜厚约1000nm)，并且在对其进行叠层处理之后，通过CMP将所述叠层结构抛光为膜厚约700nm。使用氮化硅膜作为上绝缘膜123a的材料，并且通过CVD方法将所述氮化硅膜沉积为厚度约100nm的膜。
随后，如图8C所示，形成连接到晶体管结构120的源极/漏极区域118的塞136。在图8C和以后的附图中，仅示出从层间绝缘膜122开始的上部结构，为了便于图示在附图中省略硅半导体衬底110、MOS晶体管120等。
详细地，使用源极/漏极区域118作为蚀刻停止层，通过光刻和随后的干蚀刻来处理上绝缘膜123a、层间绝缘膜122和保护膜121，直到露出源极/漏极区域118的部分前表面为止，形成例如直径约为0.3μm的通孔136a。
接下来，例如，通过溅射方法顺序沉积膜厚约为20nm的Ti膜和膜厚约为50nm的TiN膜，从而覆盖通孔136a的壁表面，形成基膜(胶膜)136b。然后，例如，通过CVD方法形成W膜，以经由胶膜136b来填充通孔136a。之后，使用上绝缘膜123a作为停止层，通过CMP方法对W膜和胶膜136b进行抛光，形成塞136，在塞136中经由胶膜136b用W来填充通孔136a的内部。在CMP之后，例如进行N2O的等离子体退火处理。
随后，如图8D所示，顺序形成取向特性改善膜123b和氧阻挡膜(oxygenbarrier film)123c。
详细地，为了提高铁电电容结构的取向特性，例如，首先沉积膜厚约为20nm的Ti，之后在N2气氛下、在650℃进行快速退火(RTA)处理以将Ti氮化为TiN，形成导电性的取向特性改善膜123b。
接下来，例如，沉积TiAlN至膜厚约为100nm，形成导电性的氧阻挡膜123c。
随后，如图9A所示，顺序形成下电极层124和电容膜125。
详细地，首先通过溅射方法沉积膜厚例如约100nm的Ir，形成下电极层124。
接下来，通过MOCVD方法，在下电极层124上沉积例如膜厚约5nm的为铁电体的Pb(Nb，Zr，Ti)O3(PZT)，通过MOCVD方法在其上连续沉积膜厚约为115nm的PZT，从而形成电容膜125。在形成电容膜125时的衬底温度被设置在620℃，并且压力被设置在约6.7×102Pa(5托)。作为电容膜125的材料，可使用Pb1-xLaxZr1-yTiyO3(0＜x＜1，0＜y＜1)、SrBi2(TaxNb1-x)2O9(0＜x＜1)、Bi4Ti2O12等来代替PZT。
随后，如图9B所示，在电容膜125上顺序形成作为上电极层126的成分的IrO2膜126a和IrOx膜126b。
详细地，将衬底温度调节在100℃到300℃(在此情况下为300℃)，通过使用溅射方法，首先形成膜厚为30nm到70nm(在此情况下为约50nm)的氧化铱(其为导电氧化物)。通过在衬底温度下进行溅射沉积，形成IrO2膜126a，其通过结晶为IrO2的成分而形成。通过IrO2膜126a，在IrOx膜126b和电容膜125之间形成良好的界面，并获得优良的铁电特性。
接下来，将衬底温度调节为低于在沉积IrO2膜126a时的温度的20℃到100℃(在此情况下为30℃)，通过使用溅射方法形成膜厚为50nm到200nm(在此情况下约为100nm)的氧化铱(其为导电氧化物)，该膜厚大于IrO2膜126a的膜厚。通过在此衬底温度下进行溅射沉积，形成氧化度低于IrO2膜126a的非晶态的IrOx膜126b(IrOx0＜x＜2)。IrOx膜126b形成为在形态上优良的均匀膜，因此，其可抑制铁电性能的降低。
随后，如图9C所示，对IrOx膜126b的表面层进行退火处理。
详细地，通过在O2气氛下、在600℃到750℃(在此情况下为725℃)下RTA处理约1分钟，仅氧化IrOx膜126b的表面层，形成厚度约30nm的高度氧化层119，高度氧化层119与IrOx膜126b的其它部分相比氧化度更高。通过使得在IrOx膜126b的表面层上存在高度氧化层119，即使IrOx膜126b经过随后的处理步骤，也可抑制其还原，并且可防止IrOx膜126b变成多孔状。
随后，如图9D所示，通过溅射方法，在高度氧化层119上形成膜厚约为50nm的用作IrOx膜126b的覆盖膜的贵金属膜(在此情况下为Ir膜126c)。上电极层26包括IrO2膜126a、IrOx膜126b(包括表面层上的高度氧化层119)和Ir膜126c。可以不形成Ir膜126c。
随后，如图10A所示，形成TiN膜128和氧化硅膜129。
详细地，通过溅射方法等在上电极层126上沉积膜厚约为200nm的TiN膜128。通过使用例如TEOS的CVD方法在TiN膜128上沉积膜厚约为1000nm的氧化硅膜129。在这种情况下，可形成HDP膜，替代TEOS膜。优选地，在氧化硅膜129上进一步形成氮化硅膜。
随后，如图10B所示，形成抗蚀剂掩模101。
详细地，在氧化硅膜129上涂布抗蚀剂，通过光刻将抗蚀剂处理成电极形状，形成抗蚀剂掩模101。
随后，如图10C所示，处理氧化硅膜129。
详细地，用抗蚀剂掩模101作为掩模对氧化硅膜129进行干蚀刻。此时，按照抗蚀剂掩模101的电极形状对氧化硅膜129进行图案化，形成硬掩模129a。对抗蚀剂掩模101进行蚀刻，使其厚度降低。
随后，如图10D所示，处理TiN膜128。
详细地，用抗蚀剂掩模101和硬掩模129a作为掩模，对TiN膜128进行干蚀刻。此时，按照硬掩模129a的电极形状对TiN膜128进行图案化，形成硬掩模128a。抗蚀剂掩模101自身在蚀刻期间被蚀刻，从而变薄。之后，通过灰化处理等来去除抗蚀剂掩模101。
随后，如图11A所示，处理上电极层126、电容膜125、下电极层124、氧阻挡膜123c和取向特性改善膜123b。
详细地，用硬掩模128a和129a作为掩模，并且用上绝缘膜123a作为蚀刻停止层，干蚀刻上电极层126、电容膜125、下电极层124、氧阻挡膜123c和取向特性改善膜123b。此时，按照硬掩模128a的电极形状，对上电极层126、电容膜125、下电极层124、氧阻挡膜123c和取向特性改善膜123b进行图案化。硬掩模129a自身在蚀刻期间被蚀刻，从而变薄。之后，通过整个表面干蚀刻(回蚀刻)，蚀刻并去除硬掩模129a。
随后，如图11B所示，完成铁电电容结构130。
详细地，通过湿蚀刻去除用作掩模的硬掩模128a。此时，完成这样一种铁电电容结构130，其中电容膜125和上电极132顺序层叠在下电极131上，以及下电极131和上电极132经由电容膜125电容耦合。在此铁电电容结构130中，下电极131经由导电性的取向特性改善膜123b和氧阻挡膜123c连接到塞136，并且源极/漏极118和下电极131经由塞136、取向特性改善膜123b和氧阻挡膜123c电连接。
随后，如图11C所示，形成保护膜133和层间绝缘膜134。
详细地，将氧化铝(Al2O3)用作材料，并且通过溅射方法将其沉积为膜厚度约20nm到50nm，以覆盖铁电电容结构130的整个表面，形成保护膜133。之后，对保护膜133进行退火处理。
随后，形成层间绝缘膜134，从而经由保护膜133来覆盖铁电电容结构130。在此情况下，通过使用例如TEOS的等离子体CVD方法沉积膜厚约为1500nm到2500nm的氧化硅膜，形成层间绝缘膜134，之后，例如通过CMP对其进行抛光，直到膜厚变为约1000nm为止。在CMP之后，进行例如N2O的等离子体退火处理，以使层间绝缘膜134脱水。
随后，如图12A所示，形成到达铁电电容结构130的上电极132的通孔135a。
详细地，通过光刻和随后的干蚀刻对层间绝缘膜134和保护膜133进行图案化，形成通孔135a，在通孔135a中露出上电极132的部分前表面。
随后，如图12B所示，形成连接到铁电电容结构130的上电极132的塞135。
详细地，首先，形成基膜(胶膜)135b，以覆盖通孔135a的壁表面，之后，通过CVD方法形成W膜，以经由胶膜135b来填充通孔135a。然后，用层间绝缘膜134作为停止层，例如通过CMP方法来对W膜和胶膜135b进行抛光，形成塞135，在塞135中，通孔135a的内部经由胶膜135b用W来填充。在CMP之后，进行例如N2O的等离子体退火处理。
随后，如图13A所示，形成连接到塞135的第一布线145。
详细地，首先，通过溅射方法等，在层间绝缘膜134上的整个表面上沉积阻挡金属膜142、布线膜143和阻挡金属膜144。作为阻挡金属膜142，例如，通过溅射方法沉积膜厚约为5nm的Ti膜和膜厚约为150nm的TiN膜叠层。作为布线膜143，例如，沉积膜厚约为350nm的Al合金膜(在此情况下为Al-Cu膜)。作为阻挡金属膜144，例如，通过溅射方法沉积膜厚约为5nm的Ti膜和膜厚约为150nm的TiN膜叠层。在此情况下，将布线膜143的结构制成与除了FeRAM之外的相同规则的逻辑部分相同的结构，因此，在布线处理和可靠性方面不存在问题。
接下来，在沉积例如SiON膜或其它抗反射膜(未示出)作为抗反射膜之后，通过光刻和随后的干蚀刻将该抗反射膜、阻挡金属膜144、布线膜143和阻挡金属膜142处理成布线形状，并且图案化形成连接到塞135的第一布线145。作为布线膜143，可以通过利用所谓的镶嵌方法等形成Cu膜(或者Cu合金膜)来代替形成Al合金膜，并且可形成Cu布线作为第一布线145。
随后，如图13B所示，形成连接到第一布线145的第二布线154。
详细地，首先，形成层间绝缘膜146，以覆盖第一布线145。作为层间绝缘膜146，沉积膜厚约为700nm的氧化硅膜并形成等离子体TEOS膜，而使得总体膜厚约为1100nm，之后，通过CMP来抛光前表面而使得所述总体膜厚约为750nm。
接下来，形成连接到第一布线145的塞147。
首先，例如，使用光刻和随后的干蚀刻，通过处理层间绝缘膜146直到露出第一布线145的部分前表面为止，形成直径约0.25μm的通孔147a。接下来，在形成基膜(胶膜)148以覆盖通孔147a的壁表面之后，通过CVD方法形成W膜，以经由胶膜148来填充通孔147a。然后，例如，用层间绝缘膜146作为停止层，对W膜和胶膜148进行抛光，形成塞147，在塞147中，通孔147a的内部经由胶膜148使用W膜来填充。
接下来，形成连接到塞147的第二布线154。
首先，通过溅射方法等，在整个表面沉积阻挡金属膜151、布线膜152和阻挡金属膜153。作为阻挡金属膜151，例如，通过溅射方法沉积膜厚约为5nm的Ti膜和膜厚约为150nm的TiN膜叠层。作为布线膜152，例如，沉积膜厚约为350nm的Al合金膜(在此情况下为Al-Cu膜)。作为阻挡金属膜153，例如，通过溅射方法沉积膜厚约为5nm的Ti膜和膜厚约为150nm的TiN膜叠层。在此情况下，将布线膜152的结构制成与除了FeRAM之外的相同规则的逻辑部分相同的结构，因此，在布线处理和可靠性方面不存在问题。
接下来，在沉积例如SiON膜或其它抗反射膜(未示出)作为抗反射膜之后，通过光刻和随后的干蚀刻将该抗反射膜、阻挡金属膜153、布线膜152和阻挡金属膜151处理成布线形状，并且图案化形成第二布线154。作为布线膜152，可以通过利用所谓的镶嵌方法等形成Cu膜(或者Cu合金膜)来代替形成Al合金膜，并且可形成Cu布线作为第二布线154。
之后，通过形成层间绝缘膜、附加的上层布线等的各种处理步骤来完成根据本实施例的叠层式FeRAM。
如上所述，根据本实施例，尽管为防止特性降低而使得铁电电容结构130的上电极132的氧化铱由IrO2膜126a和IrOx膜126b的叠层结构制成，但是通过在IrOx膜126b的表面层上形成高度氧化层119，能够抑制IrOx膜126b的还原，从而防止其变成多孔状。利用这种结构，能够实现具有高可靠性的叠层式FeRAM，其能够确保高特性。
另外，在本实施例中，在形成铁电电容结构130时，将包括TiN的硬掩模128a用于上电极层126、电容膜125、下电极层124、氧阻挡膜123c和取向特性改善膜123b的干蚀刻。
在现有技术中，例如当在IrOx膜126b的表面层上不形成高度氧化层119的情况下而在IrOx膜126b上形成由TiN构成的硬掩模时，IrOx膜126b被还原，并且在IrOx膜126b与硬掩模的界面中形成诸如氧化钛的外部层。从而，硬掩模的蚀刻率变高，用作蚀刻掩模的功能降低。
在本实施例中，在IrOx膜126b的表面层上形成高度氧化层119，进而形成Ir膜126c，并且经由高度氧化膜119和Ir膜126c形成由IrOx和用于IrOx膜126b的TiN构成的硬掩模128a。通过此结构，能够在不氧化硬掩模128a的情况下实现用于形成铁电电容结构130的预定干蚀刻。
根据本发明，尽管为防止特性降低而将氧化铱用作电容结构的上电极的材料，但是能够抑制氧化铱的还原，从而防止其变成多孔状，由此能够实现能够确保高特性的高可靠性半导体器件。
以上实施例在所有方面均应认为是示例性的和非限制性的，因此落入权利要求等同方案的意义与范围内的所有改变均应认为包含其中。可以在不脱离其精神或实质特征的情况下以其它特定形式来实现本发明。
权利要求
1.一种半导体器件，包括半导体衬底；和电容结构，其形成在所述半导体衬底上，并通过将由介电材料构成的电容膜夹在下电极和上电极之间而形成，其中，所述上电极具有氧化铱膜，以及所述氧化铱膜的表面层为高度氧化层，所述高度氧化层的铱氧化度高于紧接在所述表面层下方的部分的铱氧化度。
2.根据权利要求1所述的半导体器件，其中所述高度氧化层结晶为IrO2成分。
3.根据权利要求1所述的半导体器件，其中，所述氧化铱膜包括第一氧化铱层和第二氧化铱层的叠层结构，所述第一氧化铱层结晶为IrO2成分，所述第二氧化铱层的氧化度低于所述第一氧化铱层的氧化度，以及所述第二氧化铱层的表面层为高度氧化层。
4.根据权利要求1所述的半导体器件，其中，所述上电极在所述氧化铱膜上具有铱膜。
5.根据权利要求1所述的半导体器件，其中，所述电容膜由铁电材料形成。
6.根据权利要求1所述的半导体器件，其中，所述电容结构是叠层式，其分别在所述下电极之下和所述上电极之上电连接。
7.根据权利要求1所述的半导体器件，其中，所述电容结构是平面式，其分别在所述下电极之上和所述上电极之上电连接。
8.一种半导体器件的制造方法，其中所述半导体器件包括电容结构，所述电容结构形成在半导体衬底上并通过将由介电材料构成的电容膜夹在下电极和上电极之间而形成，所述方法包括以下步骤在形成所述上电极时，形成氧化铱膜；和通过在氧化气氛下对所述氧化铱膜进行热处理，在所述氧化铱膜的表面层上形成高度氧化层，所述高度氧化层的铱氧化度高于紧接在所述表面层下方的部分的铱氧化度。
9.根据权利要求8所述的半导体器件的制造方法，其中，通过所述热处理将所述高度氧化层形成为其中所述表面层结晶为IrO2成分的状态。
10.根据权利要求8所述的半导体器件的制造方法，其中，将所述氧化铱膜形成为包括第一氧化铱层和第二氧化铱层的叠层结构，所述第一氧化铱层结晶为IrO2成分，所述第二氧化铱层的氧化度低于所述第一氧化铱层的氧化度，以及对所述第二氧化铱层进行所述热处理，从而在所述第二氧化铱层的表面层上形成所述高度氧化层。
11.根据权利要求10所述的半导体器件的制造方法，其中，所述第一氧化铱层的沉积温度高于所述第二氧化铱层的沉积温度。
12.根据权利要求8所述的半导体器件的制造方法，还包括以下步骤在所述氧化铱膜上形成铱膜。
13.根据权利要求8所述的半导体器件的制造方法，其中，所述电容膜由铁电材料形成。
14.根据权利要求8所述的半导体器件的制造方法，其中，所述热处理在选自600℃到750℃的范围内的温度下进行。
15.根据权利要求8所述的半导体器件的制造方法，其中，所述电容结构是叠层式，其分别在所述下电极之下和所述上电极之上电连接。
16.根据权利要求8所述的半导体器件的制造方法，其中，所述电容结构是平面式，其分别在所述下电极之上和所述上电极之上电连接。
全文摘要
本发明涉及一种半导体器件及其制造方法。其中在制造该半导体器件的步骤中，在形成铁电电容结构时，在电容膜上顺序形成作为上电极层的成分的IrO
文档编号H01L21/02GK101047183SQ200610151769
公开日2007年10月3日 申请日期2006年9月7日 优先权日2006年3月31日
发明者松浦修武 申请人:富士通株式会社