专利名称：相变化存储器及其制造方法
技术领域：
本发明涉及一种相变化存储器及其制造方法，特别是涉及一种缩小相变 层与电极接触面积的相变化存储器及其制造方法。
背景技术：
相变化存储器具有高读取速度、低功率、高容量、高可靠度、高写擦次数、低工作电压/电流和低成本等特性，且非常适合与CMOS工艺结合，可 用来作为较高密度的独立式或嵌入式的存储器应用，是目前十分被看好的下 一代新存储器。由于相变化存储器技术的独特优势，也使得其被认为非常有 可能取代目前商业化极具竟争性的SRAM与DRAM挥发性存储器与Flash 非挥发性存储器技术，可望成为未来极有潜力的一代半导体存储器。综观目 前相变化存储器的发展趋势，可以明显地发现主要的瓶颈在于元件的操作电 流过大，因而无法有效地降低相变化存储器元件所串接的驱动晶体管面积， 导致单位元尺寸过大使得存储器密度无法提高的问题。降低相变化存储器操作电流可通过缩小相变化存储单元中相变层与电 极的接触面积来实现，且有利于CMOS元件的缩小以及存储器密度的提高。 然而，此方法会受限于光刻与加工能力的限制，较不易获得有效突破。为解决上述问题，Heon Lee等人在美国专利US 6746892中提出一种形 成相变化存储器的制造方法，请参照图1,该方法包括以下步骤。首先，形 成介电层在基板11上，接着，交替进行蚀刻工艺与光致抗蚀剂侧向缩小化 工艺，来蚀刻该介电层以形成锥形结构的介电凸块13。接着，顺应性沉积电 极层15在该锥形结构的介电凸块13上。接着，形成绝缘层17在上述结构 上，并进一步回蚀该绝缘层17以使锥尖状的电极层15露出该绝缘层17。接 着，形成相变层19以使该电极层15的锥尖与该相变层接触，达到缩小相变 层19与电极层15(下电极)接触面积的目的。最后，再形成上电极23和层间 绝缘层21。利用上述工艺，虽然可达到缩小相变层与电极的接触面积的目的， 然而，此现有技术并需反复使用蚀刻工艺与光致抗蚀剂侧向缩小化工艺来形
成锥状的介电层，因此工艺步骤非常繁复，而且电极最终形状不易控制，无 法确保所得的锥状介电层具有均一的形状，这对元件的稳定性而言是个大问题。鉴于此，在以易与半导体制造工艺结合的前提下，设计崭新的相变化存 储器元件的制造工艺，来缩小相变化存储器中相变层与电极层的接触面积， 以缩小电流、增加存储器密度，实为相变化存储器制造工艺技术极需研究的 重点。发明内容本发明提供一种相变化存储器，主要利用蚀刻配合微削(trim)技术来达 到缩小相变层与电极接触面积的目的。本发明所述的相变化存储器包括基 底；具有第一开口的第一介电层形成在该基底之上；第一电极形成在该第一开口内并填满该第一开口；柱状第二介电层直接形成在该第一电极之上；第 一导电层形成在该柱状第二介电层的侧壁上，并与该第一电极电连接；第三 介电层完全覆盖该第一电极及包覆该第一导电层的侧壁，并露出该第一导电 层的上表面；相变层形成在该第三介电层之上并与该第一导电层的上表面直 接接触；第四介电层形成在该第三介电层和该相变层之上，其中该第四介电 层具有第二开口露出该相变层的上表面；第二导电层形成在该第二开口内并填满该第二开口，并与该相变层电连接；以及第二电极与该第二导电层电连 接。值得注意的是，由于第一导电层与相变层的接触面积取决于该第一导电 层的厚度，而目前的半导体工艺技术可轻易控制该第一导电层的膜厚至 10nm(甚至更低)，因此可以定义出很小的相变层接触面积。本发明的另一目的在于提供一种相变化存储器的制造方法，包括首先， 形成具有第一开口的第一介电层在基底之上。接着，形成第一电极在该第一 开口内并填满该第一开口。接着，依次形成第二介电层和光致抗蚀剂层在该 基底之上。接着，对该光致抗蚀剂层进行微削制造工艺(trimming process), 以形成光致抗蚀剂柱(photoresist pillar)位于该第一电极的上方。接着，利用 该光致抗蚀剂柱作为掩模蚀刻该第二介电层，以形成柱状第二介电层位于该 第一电极之上。接着，顺应性形成第一导电层在该基底上，其中该第一导电 层完全包覆该柱状第二介电层的侧壁和上表面。各向异性蚀刻该第一导电层 直到露出该柱状第二介电层的上表面。形成第三介电层在该基底上，并回蚀
刻该第三介电层以露出该第一导电层的上表面；接着，形成相变层在该第三 介电层之上并与该第一导电层的上表面直接接触；接着，形成第四介电层在 该第三介电层和该相变层之上，其中该第四介电层具有第二开口露出该相变层的上表面；接着，形成第二导电层在该第二开口内并填满该第二开口，其 中该第二导电层与该相变层电连接。最后，形成第二电极与该第二导电层电连接。此外，依据本发明的另一优选实施例，该相变化存储器的制造方法，也 可包括以下步骤首先形成具有第一开口的第一介电层在基底之上。接着， 形成具有第一开口的第一介电层。接着，形成第一电极在该第一开口内并填 满该第一开口。接着，依次形成第一导电层、第二介电层和光致抗蚀剂层在 该基底之上。接着，对该光致抗蚀剂进行微削工艺(trimming process),以形 成光致抗蚀剂柱(photoresist pillar)位于该第 一 电极的上方。利用该光致抗蚀 剂柱作为掩模蚀刻该第二介电层，以形成柱状第二介电层位于该第一电极之 上。利用该柱状第二介电层作为掩模蚀刻该第一导电层，形成导电柱。形成 第三介电层在该基底上，并回蚀刻该第三介电层直至露出该导电柱的上表 面。形成相变层在该第三介电层之上并与该导电柱的上表面直接接触。形成 第四介电层在该第三介电层和该相变层之上，其中该第四介电层具有第二开 口露出该相变层的上表面。形成第二导电层在该第二开口内并填满该第二开 口，其中该第二导电层与该相变层电连接。最后，形成第二电极与该第二导 电层电连接。蚀刻/微削工艺在半导体技术中用来形成一般光刻工艺所无法定 义的更细微的图形，本发明的特征之一是将蚀刻/微削工艺引用相变化存储器 的制造工艺技术中。首先，在定义光致抗蚀剂图形时，利用蚀刻/微削工艺 (trim/etch)得到较小的半导体工艺尺度(feature size)，以达成接触面积缩小化 的目的。以下通过多个实施例和比较实施例，以更进一步说明本发明的方法、特 征和优点，但并非用来限制本发明的范围，本发明的范围应以所附权利要求 为准。
图l是显示现有相变化存储器的剖面结构图。图2a至2m是显示本发明实施例所述的相变化存储器的制作流程剖面 图3为图2f图的上^f见图。图4a至图4j是显示本发明另一实施例所述的相变化存储器的制作流程剖面图。简单符号说明11~基板；13 锥形结构的介电凸块；15 电极层；17 绝缘层；19 相变层；23~上电极；21 层间绝缘层；100 相变化存储器；102 基底；104 第一介电层；106 第一开口；108 第一电极；110 第二介电层；112 底部抗反射层；114 光致抗蚀剂层；116 光致抗蚀剂柱图形；118 柱状第二介电层；119 柱状第二介电层的上表面；120 第一导电层；122 第三介电层；124 残留的第一导电层；126 残留的第三介电层；125 残留的第一导电层的上表面；128 第四介电层；130~相变层；132 第五介电层；
136 第二导电层；
134 第二开口；
138 第二电极；
200 相变化存储器；
202~基底；
204 第一介电层；
206 第一开口；
208 第一电极；
210 第一导电层；
212 第二介电层；
214 底部抗反射层；
216 光致抗蚀剂层；
218 光致抗蚀剂柱图形;
220 柱状第二介电层；
222~导电柱；
224 第三介电层；
226~相变层；
228 第四介电层；
230 第二开口；
232 第二导电层；
234 第二电极。
具体实施例方式
以下，结合附图，来详细说明本发明优选实施例所述的相变化存储器100 的制造方法。
首先，请参照图2a，形成具有第一开口 106的第一介电层104在基底 102之上，接着，填充金属层在该第一开口 106中，作为第一电极108。其 中，该基底102可为半导体制造工艺所使用的基板，例如为硅基板。该基底 102可为已完成CMOS前段制造工艺的基底，也可能包括隔离结构、电容、 二极管与其类似物，为简化图标起见，图中仅以平整基底表示。该第一介电 层104可为含硅的化合物，例如氮化硅或氧化硅。该第一电极的材料可例
^口为Al、 W、 Mo、 TiN或TiW。
接着，请参照图2b，依次形成第二介电层110、底部抗反射层112和光 致抗蚀剂层114。在本实施例中，该第二介电层110的材料可为含硅的化合 物，例如氮4b-圭或氧4匕石圭。
接着，请参照图2c，对该光致抗蚀剂层114进行光刻蚀刻工艺，并接续 进行微削(trim)工艺，以形成截面直径不大于100nm的光致抗蚀剂柱图形 116。值得注意的是，该光致抗蚀剂柱图形116位于该第一电极108的正上 方。本发明对于所使用的微削工艺并无限定，可例如为溶剂微削工艺或干式 微削工艺(例如等离子微削工艺)。
接着，请参照图2d，利用蚀刻工艺以完全移除该光致抗蚀剂柱图形116 和底部抗反射层112,以将光致抗蚀剂图形转移至该第二介电层110，形成 截面直径不大于100nm的柱状第二介电层118，其中该柱状第二介电层118 位于该第一电极108之上并与该第一电极108接触。本发明的技术特征之一 是利用光刻蚀刻和微削(trim)工艺来得到较小的光致抗蚀剂图形尺寸，再利 用此光致抗蚀剂图形作为掩模，将图形转移至第二介电层110上。
接着，请参照图2e，顺应性形成第一导电层120和第三介电层122在该 基底102上，并完全覆盖该柱状第二介电层118。接着，请参照图2f,对该 第一导电层120和第三介电层122进行各向异性蚀刻，直至露出该柱状第二 介电层118的上表面119。请参照图3，其为图2f图的上视图，此时残留的 第一导电层124和残留的第三介电层126围绕着该柱状第二介电层118的侧 壁，且该残留的第一导电层124的上表面125棵露出来。其中，该第一导电 层的材料可例如为W、 TiN、 TiAlN、 Ta、 TaN、 poly-Si、 TiSiN或是TaSiN, 而该第三介电层的材料可例如为含硅的化合物。值得注意的是，由于第一导 电层与相变层的接触面积取决于该第一导电层的厚度，而目前的半导体工艺 技术可轻易控制该第一导电层的膜厚小于50nm、优选小于20nm、更进一步 小于10nm,因此可以定义出很小的相变层接触面积。
接着，请参照图2g，形成第四介电层128在该基底102上，完全覆盖该 柱状第二介电层118、该残留的第一导电层124和残留的第三介电层126。 接着，请参照图2h,平坦化该第四介电层128直至露出该第一导电层的上表 面。其中，该平坦化的步骤可例如为化学机械研磨工艺。该第四介电层128 可为含硅的化合物，例如氮化硅或氧化硅。
接着，请参照图2i，形成相变层130在该第四介电层128之上，并与该 残留的第一导电层124的上表面直接接触，形成电连接。接着，请参照图2j， 图形化该相变层130,形成图形化相变层130。该相变层可为包括Ge、 Sb、 Te或其混合的材料，优选为GeSbTe或InGeSbTe。
接着，请参照图2k，形成第五介电层132在该第四介电层128和该相变 层130之上，其中该第五介电层132具有第二开口 134露出该相变层130的 上表面。该第五介电层132可为含硅的化合物，例如氮化硅或氧化硅。
请参照图21，形成第二导电层136在该第二开口 134内并填满该第二开 口 134，其中该第二导电层136与该相变层130电连接。最后，请参照图2m, 形成第二电极138与该第二导电层136电连接。该第二电极138的材料为 AI、 W、 Mo、 TiN或TiW,而该第二导电层136的材料为W、 TiN、 TiAlN、 Ta、 TaN、 poly-Si、 TiSiN或TaSiN。
请参照图4a至4j，其为显示本发明另一优选实施例所述的引用蚀刻/微 削工艺(trim/etch)的相变化存储器200的制造方法
首先，请参照图4a，形成具有第一开口 206的第一介电层204在基底 202之上，接着，填充金属层在该第一开口 206中，作为第一电极208。其 中，该基底202可为半导体制造工艺所使用的基板，例如为硅基板。该基底 202可为已完成CMOS前段制造工艺的基底，也可能包括隔离结构、电容、 二极管与其类似物，为简化图标起见，图中仅以平整基底表示。该第一介电 层204可为含硅的化合物，例如氮化硅或氧化硅。该第一电极的材料可例 如为Al、 W、 Mo、 TiN或TiW。
接着，请参照图4b，依次形成第一导电层210、第二介电层212、底部 抗反射层214和光致抗蚀剂层216。在本实施例中，该第一导电层210的材 泮十可例如为W、 TiN、 TiAlN、 Ta、 TaN、 poly-Si、 TiSiN或TaSiN,该第二 介电层212作为硬掩模层，其材料可为含硅的化合物，例如氮化硅或氧化硅， 设置该硬掩模层的目的在于使后续所形成的图形精确，在本发明另一优选实 例中，也可不设置该硬掩模层。
接着，请参照图4c，对该光致抗蚀剂层216进行光刻蚀刻工艺，并接续 进行微削(trim)工艺，以形成截面直径不大于100nm的光致抗蚀剂柱图形 218。值得注意的是，该光致抗蚀剂柱图形218位于该第一电极208的正上 方。本发明对于所使用的微削工艺并无限定，可例如为溶剂微削工艺或干式
微削工艺(例如等离子微削工艺)。接着，请参照图4d，利用蚀刻工艺以完全移除该光致抗蚀剂柱图形218 和底部抗反射层214，以将光致抗蚀剂图形转移至该第二介电层(硬掩模 层)212上，形成截面直径不大于100nm的柱状第二介电层222,其中该柱状 第二介电层222位于该第一电极208之上并与该第一电极208接触。本发明 的技术特征之一是利用光刻蚀刻和微削(trim)工艺来得到较小的光致抗蚀剂 图形尺寸，再利用此光致抗蚀剂图形作为掩模，将图形转移至第二介电层212 上。接着，请参照图4e,以该柱状第二介电层222作为蚀刻掩模，对该第一 导电层210进行蚀刻，以将柱状第二介电层222的图形转移至该第一导电层 210上，形成导电柱220。该导电柱222形成在该第一电极208之上，并与 其直接接触，以形成电连接。值得注意的是，为缩小导电柱220与后续形成 的相变层的接触面积，根据本发明的某一优选实施例该柱状第二介电层222 可视需要进行微肖'j(trim)工艺，使其得到更小截面积的该导电柱220,以得到 较小截面积的导电柱220。根据本发明，该导电柱220的截面直径不大于 IOO亂接着，请参照图4f，形成第三介电层224在该基底202上，并完全覆盖 该导电柱220。接着，请参照图4g,平坦化该第三介电层224直至露出该导 电柱220的上表面。其中，该平坦化的步骤可例如为化学机械研磨工艺。该 第三介电层224可为含硅的化合物，例如氮化硅或氧化硅。接着，请参照图4h，形成相变层226在该第三介电层224之上，并与该 导电柱222的上表面直接接触，形成电连接。该相变层226可为包括Ge、 Sb、 Te或其混合的材料，优选为GeSbTe或InGeSbTe，也可为其它本领域所 使用的材料。接着，请参照图4i,形成第四介电层228在该第三介电层224和该相变 层226之上，其中该第四介电层228具有第二开口 230露出该相变层226的 上表面。该第四介电层228可为含珪的化合物，例如氮化硅或氧化硅。请参照图4j，形成第二导电层232在该第二开口 230内并填满该第二开 口 230,其中该第二导电层232与该相变层226电连接，最后，形成第二电 极234与该第二导电层232电连接。其中，该第二导电层232的材料为W、 TiN、 TiAlN、 Ta、 TaN、 poly-Si、 TiSiN或TaSiN，而该第二电极234的材料 为Al、 W、 Mo、 TiN或TiW。
综上所述，本发明的优点在于，引用半导体工艺所使用的光刻/蚀刻-微 削工艺在相变化存储器的工艺技术中，降低相变层与加热层的接触面积，减 小相变化存储器的操作电流，增加存储器密度。此外，本发明也利用光刻/ 蚀刻-微削工艺形成较小截面积的柱状介电层，再利用沉积法形成较薄的导 电层在该柱状介电层的側壁，既然导电层与相变层的接触面积取决于该导电 层的厚度，而目前的半导体工艺技术可轻易控制该第一导电层的膜厚，因此 可以定义出很小的相变层接触面积。再者，本发明的工艺步骤简单，以现有 的半导体工艺与设备即可制作此相变化存储器。虽然本发明已以优选实施例揭示如上，然而其并非用以限定本发明，任 何本领域的技术人员，在不脱离本发明的精神和范围内，可对其进行些许的 更动与修改，因此本发明的保护范围以所附权利要求所界定的为准。
权利要求
1.一种相变化存储器，包括基底；具有第一开口的第一介电层形成在该基底之上；第一电极形成在该第一开口内并填满该第一开口；第二介电层形成在该第一电极之上；第一导电层形成在该第二介电层的侧壁上，并与该第一电极电连接；第三介电层完全覆盖该第一电极及包覆该第一导电层的侧壁，并露出该第一导电层的上表面；相变层形成在该第三介电层之上并与该第一导电层的上表面接触；第四介电层形成在该第三介电层和该相变层之上，其中该第四介电层具有第二开口露出该相变层的上表面；第二导电层形成在该第二开口内并填满该第二开口，并与该相变层电连接；和第二电极与该第二导电层电连接。
2. 如权利要求1所述的相变化存储器，其中该第二介电层为柱状第二介 电层。
3. 如权利要求1所述的相变化存储器，还包括第五介电层覆盖该第一导 电层，但未覆盖该第一导电层的上表面。
4. 如权利要求2所述的相变化存储器，其中该柱状第二介电层的截面直 径不大于100nm。
5. 如权利要求1所述的相变化存储器，其中该基底完成了 CMOS的前段 制造工艺。
6. 如权利要求1所述的相变化存储器，其中该第一介电层的材料为硅化 合物。
7. 如权利要求1所述的相变化存储器，其中该第一介电层的材料为氮化 硅或氧化硅。
8. 如权利要求1所述的相变化存储器，其中该第一电极的材料为Al、 W、 Mo、 TiN或是TiW。
9. 如权利要求1所述的相变化存储器，其中该第一导电层的材料为W、 TiN、 TiAlN、 Ta、 TaN、 poly-Si、 TiSiN或是TaSiN。
10. 如权利要求1所述的相变化存储器，其中该第一导电层的材料为Al、 W、 Mo、 TiN或是TiW。
11. 如权利要求1所述的相变化存储器，其中该第二介电层的材料为硅化 合物。
12. 如权利要求1所述的相变化存储器，其中该相变层为包括Ge、 Sb、 Te或其混合的材料。
13. 如权利要求1所述的相变化存储器，其中该相变层为GeSbTe或 InGeSbTe。
14. 如权利要求1所述的相变化存储器，其中该第三介电层的材料为硅化 合物。
15. 如权利要求1所述的相变化存储器，其中该第四介电层的材料为硅化 合物。
16. 如权利要求1所述的相变化存储器，其中该第二电极的材料为Al、 W、 Mo、 TiN、或是TiW。
17. 如权利要求1所述的相变化存储器，其中该第二导电层的材料为W、 TiN、 TiAlN、 Ta、 TaN、 poly國Si、 TiSiN或是TaSiN。
18. 如权利要求1所述的相变化存储器，其中该第一导电层的厚度小于 50nm。
19. 一种相变化存储器的制造方法，包括 提供基底；形成具有第一开口的第一介电层；形成第 一电极在该第 一开口内并填满该第 一开口 ；形成柱状第二介电层位在该第一电极之上；顺应性形成第一导电层在该基底上，其中该第一导电层完全包覆该柱状第二介电层的側壁和上表面；各向异性蚀刻该第一导电层直到露出该柱状第二介电层的上表面； 形成第三介电层在该基底上，并平坦化该第三介电层以露出该第一导电层的上表面；形成相变层在该第三介电层之上并与该第一导电层的上表面直接接触； 形成第四介电层在该第三介电层和该相变层之上，其中该第四介电层具有第二开口露出该相变层的上表面；形成第二导电层在该第二开口内并填满该第二开口，其中该第二导电层与该相变层电连接；并且形成第二电极与该第二导电层电连接。
20. 如权利要求19所述的相变化存储器的制造方法，其中形成该柱状第 二介电层的步骤包括形成第二介电层和光致抗蚀剂层在该基底之上；对该光致抗蚀剂层进行蚀刻和樣史削工艺，以形成光致抗蚀剂柱位于该第一电极的上方；并且利用该光致抗蚀剂柱作为掩模蚀刻该第二介电层，以形成该柱状第二介 电层。
21. 如权利要求19所述的相变化存储器的制造方法，其中该基底完成了 CMOS的前段制造工艺。
22. 如权利要求20所述的相变化存储器的制造方法，还包括形成底部抗 反射层在该第二介电层与该光致抗蚀剂层之间。
23. 如权利要求20所述的相变化存储器的制造方法，其中该微削工艺包 括干式微削工艺或是溶剂微削工艺。
24. 如权利要求19所述的相变化存储器的制造方法，其中在顺应性形成 该第一导电层在该基底之后，还包括顺应性形成第五介电层在该第一导电层 之上。
25. 如权利要求19所述的相变化存储器的制造方法，其中该第一导电层 的厚度小于50nm。
26. 如权利要求19所述的相变化存储器的制造方法，其中该柱状第二介 电层的截面直径不大于100nm。
27. —种相变化存储器的制造方法，包括 提供基底；形成具有第一开口的第一介电层； 形成第一电极在该第一开口内并填满该第一开口； 利用第二介电层以形成导电柱在该第一电极之上；形成第三介电层在该基底上，并平坦化该第三介电层直至露出该导电柱 的上表面；形成相变层在该第三介电层之上并与该导电柱的上表面直接接触； 形成第四介电层在该第三介电层和该相变层之上，其中该第四介电层具有第二开口露出该相变层的上表面；形成第二导电层在该第二开口内并填满该第二开口 ，其中该第二导电层与该相变层电连接；并且形成第二电极与该第二导电层电连接。
28. 如权利要求27所述的相变化存储器的制造方法，其中利用第二介电 层形成该导电柱在该第 一 电极之上的方法包括以下步骤形成第 一导电层、该第二介电层及光致抗蚀剂层在该基底之上； 对该光致抗蚀剂层进行微削制造工艺，以形成光致抗蚀剂柱位于该第一 电极的上方；利用该光致抗蚀剂柱作为掩模蚀刻该第二介电层，以形成柱状第二介电 层位于该第一电极之上；并且利用该柱状第二介电层作为掩模蚀刻该第一导电层，形成该导电柱。
29. 如权利要求27所述的相变化存储器的制造方法，其中该基底已完成 CMOS的前段制造工艺。
30. 如权利要求28所述的相变化存储器的制造方法，还包括形成底部抗 反射层在该第二介电层与该光致抗蚀剂层之间。
31. 如权利要求28所述的相变化存储器的制造方法，其中形成光致抗蚀 剂柱的方法包括干式微削工艺或是溶剂微削工艺。
32. 如权利要求27所述的相变化存储器的制造方法，其中该第二介电层 为硬掩模层。
33. 如权利要求27所述的相变化存储器的制造方法，其中形成该导电柱 的方法包括利用该柱状第二介电层作为掩模蚀刻该第 一导电层，并对所得的图形化 导电层进行微削工艺。
34. 如权利要求27所述的相变化存储器的制造方法，其中该导电柱的截 面直径不大于100nm。
全文摘要
一种相变化存储器及其制造方法。该相变化存储器包括基底；具有第一开口的第一介电层形成在该基底之上；第一电极形成在该第一开口内并填满该第一开口；柱状第二介电层直接形成在该第一电极之上；第一导电层形成在该柱状第二介电层的侧壁上，并与该第一电极电连接；第三介电层完全覆盖该第一电极及包覆该第一导电层的侧壁，并露出该第一导电层的上表面；相变层形成在该第三介电层之上并与该第一导电层之的表面直接接触；第四介电层形成在该第三介电层和该相变层之上，其中该第四介电层具有第二开口露出该相变层的上表面；第二导电层形成在该第二开口内并填满该第二开口，并与该相变层电连接；并且第二电极与该第二导电层电连接。
文档编号H01L45/00GK101150172SQ200610154300
公开日2008年3月26日 申请日期2006年9月20日 优先权日2006年9月20日
发明者许宏辉 申请人:财团法人工业技术研究院;力晶半导体股份有限公司;南亚科技股份有限公司;茂德科技股份有限公司;华邦电子股份有限公司