专利名称：静电放电防护电路的布局结构及其制造方法
技术领域：
本发明涉及一种静电放电防护电路及其制造方法，且特别涉及一种用于 集成电路上静电放电防护电路的布局结构及其制造方法。
背景技术：
静电放电防护电路的主要结构包括防护组件及电阻，其中，此电阻为限流电阻，此种结构可有效提高静电放电(ESD)保护的能力。现有静电放电防 护电路的布局设计如图11所示，是将电阻30配置在防护组件40以外，因此 电阻30需要占据额外的面积。另外，此布局导致防护组件40中漏极D与基 底间交迭的区域大，从而形成较大的寄生电容。寄生电容过大将影响芯片的 工作效能并出现串音问题。随着通信传输速度的增长及操作接口电路频率的提升，需要有高品质及 高速的传输信号接口电路。为解决上述问题，现有的解决方法为在寄生电容 过大的信号线四周加上保护线路，将保护线路连接至稳定的信号源(通常为 接地或电源)，使得产生屏蔽作用以隔离信号线。另一解决方法为藉由增大 两信号线之间的距离来避免产生此效应。此等现有的解决方法虽然可解决问 题，但均需利用额外的空间。发明内容本发明的目的就是在提供一种静电放电防护电路的布局结构，以节省芯片面积与降低寄生电容。本发明的再一目的是提供一种静电放电防护电路制造方法，以增加了空 间利用率，并降低寄生电容。根据本发明的一态样，提供一种静电放电防护电路的布局结构，其包括 基底、配置在基底上的防护组件、及配置在基底上的电阻。防护组件用以接 收静电放电电流从而保护内部电路不受静电放电电流的影响。电阻的部分或 全部面积配置在防护组件的区域内，其中电阻的一端耦^l姿至防护组件。 依照本发明的实施例所述，静电放电防护组件更包括场氧化层，其在第 一方向上配置在基底上且其部分或全部面积配置在防护组件的区域内，其中 电阻在第一方向上配置在场氧化层上。依照本发明的实施例所述，电阻在第 一方向上的 一部分配置在场氧化层上。依照本发明的实施例所述，静电放电防护电路的布局结构更包括场氧化 层，其在第一方向上配置在基底上且其部分或全部面积配置在防护组件的区 域内，其中电阻在第二方向上配置在场氧化层上，且第二方向不同于第一方向。依照本发明的实施例所述，静电放电防护电路的布局结构更包括场氧化 层，其在第一方向上配置在基底上且其部分或全部面积配置在防护组件的区 域内，其中电阻包括多个子电阻，每一子电阻在第二方向上配置在场氧化层上。依照本发明的实施例所述，防护组件为场氧化层晶体管、金属氧化物半 导体晶体管及二极管中之一者。根据本发明的再一态样，提供一种静电放电防护电路制造方法，包括下列步骤提供基底；在基底上形成防护组件，其用以接收静电放电电流从而 保护内部电路不受静电放电电流的影响，其中防护组件的区域内包含隔离区 域；在基底上形成电阻，其中电阻的部分或全部面积置放隔离区域内；以及 形成电性联机，以将电阻的一端耦接至防护组件。依照本发明的实施例所述，静电放电防护电路制造方法更包括形成场 氧化层，其中，场氧化层在第一方向上配置在基底上，且其部分或全部面积 配置在隔离区域中；电阻在第一方向上配置在场氧化层上。依照本发明的实施例所述，电阻的一部分配置在场氧化层上。 依照本发明的实施例所述，静电放电防护电路制造方法更包括形成场 氧化层，其中场氧化层在第一方向上配置在基底上，且其部分或全部面积配 置在隔离区域中；电阻在第二方向上配置在场氧化层上，且第二方向不同于 第一方向。依照本发明的实施例所述，静电放电防护电路制造方法更包括形成场 氧化层，其中，场氧化层在第一方向上配置在基底上，且其部分或全部面积 配置在隔离区域中；电阻包括多个子电阻，且每一子电阻在第二方向上配置 在场氧化层上。依照本发明的实施例所述，防护组件为场氧化层晶体管、金属氧化物半 导体晶体管及二极管中之一者。本发明将电阻配置在防护组件的内部，因此节省了电阻的面积，且使寄 生电容的上极板与下极板之间交迭的面积缩小，从而降低相应的寄生电容值。 因此本发明不仅增加了空间利用率，而且使静电放电保护电路对整个内部电 路特性的影响降至最低，进而提高了内部电路效能。为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较 佳实施例，并配合附图，作详细il明如下。
图l及图2为防护组件为场氧化层晶体管的静电放电防护电路的电路图。 图3及图4为防护组件为N型金属氣化物半导体(NM0S )晶体管的静电放电防护电路的电路图。图5及图6为防护组件为P型金属氧化物半导体(PM0S)晶体管的静电放电防护电路的电路图。图7至图10为防护组件为二极管的静电放电防护电路的电路图。 图11为现有静电放电防护电路的布局图。图12至图14为根据本发明的防护组件为场氧化层晶体管的静电放电防 护电路的布局图。图15至图18为根据本发明的防护组件为金属氧化物半导体晶体管的静 电放电防护电^^的布局图。图19至图21为根据本发明的防护组件为二极管的静电放电防护电路的布局图。图22为现有静电放电防护电路的剖面图。图23为根据本发明的静电放电防护电路的剖面图。附图符号说明10:输入/输出电路20:内4p电^各30:电阻
35:场氧4匕层40:场氧化层晶体管50、 60、 61、 62、 63、 64、 70、 90、 110:静电放电防护电路 80: N型金属氧化物半导体晶体管 100: P型金属氧化物半导体晶体管 120: 二极管1201、 1202、 1501、 1502:接触窗插塞 1910、 1920:掺杂区 S:源极 G:栅极 D:漏极具体实施方式
图1及图2为一种静电放电防护电路的电路图。在此是以场氧化层晶体 管(field oxide device,以下筒称FOD晶体管)40作为静电放电防护电i 各 50的防护组件。如图l所示，在静电放电防护电路50中，电阻30耦接于输 入/输出焊垫U/Opad) 10与内部电路20之间，其中，电阻30为限流电阻， 其用以阻挡静电放电电流经由焊垫10而流入内部电路20中。FOD晶体管40 的漏极D耦接至焊垫IO与电阻30之间，FOD晶体管40的源极S接地，且4册 极G处于浮接状态。因此在发生静电放电时，静电放电防护电路50提供了从 焊垫10至接地的静电放电电流路径，从而防止静电放电电流冲击内部电路 20而导致内部损坏。在图2中，另 一静电放电防护电路60耦接在焊垫1Q与内部电路20之间。 静电放电防护电路60用以阻挡静电放电电流经由焊垫10而流入内部电路20 中。图2中静电放电防护电路50的实施方式并不同于图1的实施例。在本实 施例中，静电放电防护电路50中电阻30的第一端耦接至焊垫10与另一静电 放电防护电i 各60之间，而电阻30的第二端则耦接至FOD晶体管40的漏极D。 FOD晶体管40的源极S接地，且栅极G处于浮接状态。图3及图4为另一种静电放电防护电路的电路图。在此是以N型金属氧 化物半导体晶体管(以下筒称NMOS晶体管)作为静电放电防护电路70的防 护组件。如图3所示，电阻30耦接在焊垫10与内部电路20之间，其中电阻
30为限流电阻，其用以阻挡静电放电电流经由焊垫10而流入内部电路20中。丽OS晶体管80的漏极D耦接至焊垫10与电阻30之间，且NMOS晶体管80 的栅极G与源极S均接地。在图4中，另 一静电放电防护电路61耦接在焊垫10与内部电路20之间， 另一静电放电防护电路61用以阻挡静电放电电流经由焊垫10而流入内部电 路20中。图4中静电放电防护电路70的实施方式并不同于图3的实施例。 在本实施例中，静电放电防护电路70中电阻30的第一端耦接至焊垫10与另 一静电放电防护电路61之间，而电阻30的第二端则耦接至麵OS晶体管80 的漏极D。画OS晶体管80的栅极G与源极S均接地。图5及图6为另一种静电放电防护电路的电路图。在此是以P型金属氧 化物半导体晶体管(以下简称PMOS晶体管)作为静电放电防护电路90的防 护组件。如图5所示，电阻30耦接在焊垫10与内部电路20之间，其中，电 阻30为限流电阻，其用以阻挡静电放电电流经由焊垫10而流入内部电路20 中。PMOS晶体管100的漏极D耦接至焊垫10与电阻30之间，且PMOS晶体 管100的源极S与栅极G均耦接至电源电压。在图6中，另 一静电放电防护电路62耦接在焊垫10与内部电路20之间， 另一静电放电防护电i 各62用以阻挡l争电方文电电流经由焊垫10而流入内部电 3各20中。图6中静电》文电防护电^各90的实施方式并不同于图5的实施例。 在本实施例中，静电放电防护电路90中电阻30的第一端耦接至焊垫10与另 一静电放电防护电路62之间，而电阻30的第二端则耦接至PMOS晶体管100 的漏极D。 PMOS晶体管100的栅极G与源极S均接至电源电压。图7至图10为另一种静电放电防护电路的电路图。在此是以二极管120 作为静电放电防护电路110的防护组件。此等电路图的原理为利用二极管的 反向特性，即当二极管两端的反向电压高至一定值时，击穿二极管而使其具 有反向导电能力。如图7所示，电阻30耦接在焊垫10与内部电路"之间， 其中，电阻30为限流电阻，其用以阻挡4争电》文电电流经由焊垫10而流入内 部电路20中。二极管120的阳极耦接至焊垫10与电阻30之间，且其阴极耦 接至电源电压。在图8中，另 一静电放电防护电路63耦接在焊垫10与内部电路20之间， 另一静电放电防护电路63用以阻挡静电放电电流经由焊垫10而流入内部电 路20中。图8中静电放电防护电路110的实施方式并不同于图7的实施例。
在本实施例中，静电放电防护电路110中电阻30的第一端耦接至焊垫10与另一静电放电防护电路63之间，电阻30的第二端耦接至二极管120的阳极。 二极管120的阴极耦接至电源电压。图9与图7类似，其不同之处在于图9中的二极管120的阴极耦接至 焊垫10与电阻30之间，且二极管120的阳极接地。图10与图8类似，其不 同之处在于图1Q中的二极管120的阴极耦接至电阻30,且二极管120的 阳极接地。图l至图IO中的静电放电防护电路在发生静电放电时提供静电放电电流 路径，从而防止静电放电电流流入内部电路2 0而导致内部损坏。图11为现有静电放电防护电路的布局图。其中，在基底(substrate) 上配置防护组件(譬如图1的FOD晶体管40)及电阻30，且将电阻30配置 在防护组件40的区域外，因此占据了额外的面积。图11所示现有静电放电 防护电路的布局除了有需占据大量面积的缺点外，其中的防护组件亦有寄生 电容过大的问题。以下将假设以FOD晶体管作为图11的防护组件，以便于说 明其寄生电容的问题。请同时参看图11与图22，其为现有静电放电防护电 路中防护组件(即FOD晶体管)的布局剖面图。其中，G为FOD晶体管的栅 极，S为FOD晶体管的源极。FOD晶体管的漏极区域D (即图22中Dl、 D2、 D3所形成的区域)犹如寄生电容的上极板，而基底(可以是P型基底、P型 井、或N型井等)S/W则相当于寄生电容的下极板。此接面寄生电容的上极 板与下极板之间的交迭区域所产生的电容值Cdb = Cdbl + Cdb2 + Cdb3。为了 能够快速导引大量的静电电流，作为防护组件的FOD晶体管一般会被设计成 具有相当大的外观尺寸(aspect size)，因此现有技术无法避免较大电容值 的接面寄生电容，因此易于影响芯片的工作效能并出现串音问题。当现有静电放电防护电路的防护组件的漏极端中的接点数目多达一定程 度时，这些接点对组件的导通性能并无显著的影响，因此，本发明缩减防护 组件中心区域的扩散区及接点，将电阻配置在防护组件的内部，从而增加了 空间利用率。以下将详细描述根据本发明的实施例的静电放电防护电路的布 局图。图12至图14为根据本发明实施例说明静电放电防护电路的布局图。 此静电放电防护电路包括基底S/W、防护组件与电阻。在下述诸实施例中是 假设以FOD晶体管40来实施防护组件。在图12中，在基底上配置FOD晶体 管40及电阻30，并将电阻30的全部面积配置在此FOD晶体管40内的隔离
区域，且F0D晶体管40及电阻30之间具有足够大的隔离距离。在本实施例 中，FOD晶体管40的漏极D中接触窗插塞(contact) 1202与源极S中接触 窗插塞1201的布局可以单排或多排形式为之，其数量需视静电放电的防护需 求而定。电阻30的一端耦接至F0D晶体管40。在此并不去讨论F0D晶体管40及 电阻30二者与欲保护电路之间的连接关系。此领域具有通常知识者当可以依 照其需求与本说明书的教示,，而决定其电路设计。本实施例的较佳作法，是在静电放电防护电路的隔离区域中进一步配置 场氧化层35。场氧化层35在第一方向上配置在所述基底上且其全部面积均 配置在FOD晶体管40的隔离区域内。电阻30在所述第一方向上配置在此场 氧化层35上。其剖面图可以参照图23。参看图23可见，FOD晶体管40的漏极区域内有部分面积被r挖空J ， 亦即漏极区域内的部分面积并没有形成漏极的掺杂区。在此被r挖空」的区 域上形成场氧化层35。然后，在场氧化层35上再以沈积或其它手段形成电 阻30。相较于图22的现有技术，由于电阻30占据了漏极区域内的中间部分 面积，因此图23所产生的寄生电容值Cdb^Cdbl+ Cdb3。亦即，将电阻配置 在防护组件的内部，使得漏极D的面积减少，从而降低了所产生的接面寄生 电容。此使得静电放电保护电路对整个内部电路的影响降至最低，进而提升 了内部电路的效能。另外，由于利用场氧化层35隔离FOD晶体管40及电阻 30,因此对于布局设计规则的选择，可采用非静电放电的布局设计规则，亦 即仅需符合一般的设计规则即可，故本实施例可以节省芯片面积。当然，此领域具有通常知识者亦可以依据本发明的精神与前述实施例的 教示，而以其它布局设计实施本发明。例如，本发明亦可以参照图13与图 14实施之。在图13中，FOD晶体管40的源极S、漏极D、栅极G并非如图 12所采用的环状结构。隔离区域(在此以场氧化层35实施之)与电阻30可 以所述第一方向上被配置在静电放电防护电路的边界处，如图13所示。视应 用条件的需求，设计者亦可以将电阻30的部分面积配置在FOD晶体管40的 区域内。如图14所示，电阻30在所述第一方向上的一部分配置在此场氧化 层35上。图15至图18为根据本发明的防护组件为金属氧化物半导体(MOS)晶体 管的静电放电防护电路的布局图。其中，S为MOS晶体管的源极，D为MOS晶
体管的漏极，且G为M0S晶体管的栅极，夹在源极与漏极之间。电阻3 0的全部面积配置在此MOS晶体管内的隔离区域，且M0S晶体管及电阻30之间具有 足够大的隔离距离。图15中的电阻30的实施方式可以与图12相似，因此在 此不需另作描述。在本实施例中，漏极D中接触窗插塞1502与源极S中接触 窗插塞1501的布局可以单排或多排形式为之，其数量需视静电放电的防护需 求而定。在图16中，此实施例相似于图15,不同之处在于MOS晶体管在第一方 向上配置在基底上，而场氧化层35在第二方向上配置在MOS晶体管中央。电 阻30在第二方向上配置在场氧化层35上，其中，所述第二方向不同于第一 方向。在本实施例中，漏极D中接触窗插塞1502的布局可以单排形式为之， 其数量需视静电放电的防护需求而定。在图17中，电阻30在第一方向上配置在场氧化层35 (在第一方向上配 置在基底)上。此实施例相似于图15，不同之处在于其中漏极D中的接触窗 插塞1502改以单排形式配置之，因此降低其数量。参看图18，此实施例相似于图16，不同之处在于电阻30包括两个或两 个以上子电阻，其中每一子电阻在第二方向上配置在场氧化层35 (在第一方接，从而构成总电阻30。图19至图21为根据本发明的防护组件为二极管120的静电放电防护电 路110的布局图。图19至图21的电阻30的实施方式分别可以与图12至图 14相似，因此本文亦不再进行描述。若将掺杂区1910施作为P型掺杂区， 而将掺杂区1920施作为N型掺杂区，则掺杂区1910与掺杂区1920将分别成 为二极管120的阳极与阴极。反之，若将掺杂区1910施作为N型掺杂区，而 将掺杂区1920施作为N型掺杂区，则掺杂区1910与掺杂区1920将分别成为 二极管120的阴极与阳极。由以上所述可知，本发明亦提供一种静电放电防护电路制造方法，此方 法包括下列步骤提供基底；在基底上形成防护组件以保护内部电路不受静 电放电电流的影响，其中，防护组件的区域内包含隔离区域；在基底上形成 电阻，此电阻的部分或全部面积置放在所述隔离区域中；将电阻的一端耦接 至防护组件。此制造方法还包括在基底上形成场氧化层，其部分或全部面积 配置在所述隔离区域上，且电阻的部分或全部面积配置在场氧化层中。其中，
所述防护组件可为场氧化层晶体管、金属氧化物半导体晶体管及二极管中的 一者，且所述电阻可包含多个子电阻。综上所述，在本发明的静电放电防护电路中，藉由将电阻配置在防护组 件的内部而节省了电阻的面积同时降低了所产生的接面寄生电容，从而节省虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何 所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作 些许的更动与润饰，因此本发明的保护范围当视所附申请专利范围所界定者为准。
权利要求
1.一种静电放电防护电路的布局结构，其包括一基底；一防护组件，配置在该基底上，该防护组件用以接收一静电放电电流从而保护一内部电路不受该静电放电电流的影响；以及一电阻，配置在该基底上，且该电阻的部分或全部面积配置在该防护组件的区域内，其中，该电阻的一端耦接至该防护组件。
2. 如权利要求1所述的静电放电防护电路的布局结构，更包括 一场氧化层，在一第一方向上配置在该基底上，且其部分或全部面积配置在该防护组件的区域内；其中，该电阻在该第一方向上配置在该场氧化层上。
3. 如权利要求2所述的静电放电防护电路的布局结构，其中，该电阻在该第一方向上的一部分配置在该场氧化层上。
4. 如权利要求1所述的静电放电防护电路的布局结构，更包括 一场氧化层，在一第一方向上配置在该基底上，且其部分或全部面积配置在该防护组件的区域内；其中，该电阻在一第二方向上配置在该场氧化层上，且该第二方向不同 于该第一方向。
5. 如权利要求1所述的静电放电防护电路的布局结构，更包括 一场氧化层，在一第一方向上配置在该基底上，且其部分或全部面积配置在该防护组件的区域内；其中，该电阻包括多个子电阻，且每一子电阻在一第二方向上配置在该场氧化层上。
6. 如权利要求1所述的静电放电防护电路的布局结构，其中，该防护组 件为一场氧化层晶体管、 一金属氧化物半导体晶体管及一二极管中之一者。
7. —种静电放电防护电路制造方法，包括下列步骤 提供一基底；在该基底上形成一防护组件，该防护组件用以接收一静电放电电流从而 保护一内部电路不受该静电放电电流的影响，其中，在该防护组件的区域内 包含一隔离区域； 在该基底上形成一电阻.其中，该电阻的部分或全部面积置放在该隔离区域；以及形成一 电性联机，以将该电阻的 一端耦接至该防护组件。
8. 如权利要求7所述的静电放电防护电路制造方法，更包括 形成一场氧化层，其中，该场氧化层是在一第一方向上配置在该基底上，且其部分或全部面积配置在该隔离区域；其中，该电阻在该第一方向上配置在该场氧化层上。
9. 如权利要求8所述的静电放电防护电路制造方法，其中，该电阻的一部分配置在该场氧化层上。
10. 如权利要求7所述的静电放电防护电路制造方法，更包括 形成一场氧化层，其中，该场氧化层是在一第一方向上配置在该基底上，且其部分或全部面积配置在该隔离区域；其中，该电阻在一第二方向上配置在该场氧化层上，且该第二方向不同 于该第一方向。
11. 如权利要求7所述的静电放电防护电路制造方法，更包括 形成一场氧化层，其中，该场氧化层是在一第一方向上配置在该基底上，且其部分或全部面积配置在该隔离区域；其中，该电阻包括多个子电阻，且每一子电阻在一第二方向上配置在该场氧化层上。
12. 如权利要求7所述的静电放电防护电路制造方法，其中，该防护组件为一场氧化层晶体管、 一金属氧化物半导体晶体管及一二极管中之一者。
全文摘要
一种静电放电防护电路的布局结构及其制造方法。此静电放电防护电路包括基底、防护组件及电阻，其中电阻的部分或全部面积配置在防护组件的区域内。因此节省了电阻的占据面积并降低了防护组件中所形成的接面寄生电容，从而降低了静电放电防护电路的制造成本以及使静电放电防护电路对整个内部电路的特性的影响降至最低。
文档编号H01L27/02GK101154657SQ20061015439
公开日2008年4月2日 申请日期2006年9月25日 优先权日2006年9月25日
发明者李彦枏, 江雪莉 申请人:联詠科技股份有限公司