专利名称：半导体装置及半导体装置的制造方法
技术领域：
本发明涉及半导体装置及半导体装置的制造方法，特别涉及一种适用于形成设置有背栅电极的场效应晶体管的方法的制造方法。
背景技术：
由于形成在SOI基板上的场效应晶体管，具有元件容易分离、封闭锁定(latch up)自如、源极/漏极接合电容小等特点，所以，其有用性备受瞩目。特别是由于完全耗尽型SOI晶体管能够实现低消耗功率且高速动作、容易进行低电压驱动，所以，用于使SOI晶体管以完全耗尽模式动作的研究正在盛行。这里，作为SOI基板例如如专利文献1、2所公开那样，使用SIMOX(Separation by Implanted Oxygen)基板或粘结基板等。
而且，在现有的半导体装置中，例如如专利文献3、4所公开那样，为了实现场效应晶体管的高耐压化，研究出一种在覆盖场效应晶体管的绝缘膜上形成背栅电极，并使背栅电极与栅极或源极连接的方法。
并且，在非专利文献1中公开了一种通过在块状(bulk)基板上形成SOI层，能够以低成本形成SOI晶体管的方法。在该非专利文献1所公开的方法中，在Si基板上成膜Si/SiGe层，通过利用Si和SiGe的选择比的差异选择性地仅除去SiGe层，从而在Si基板与Si层之间形成空洞部。而且，通过对露出到空洞部内的Si进行热氧化，在Si基板与Si层之间嵌入SiO2，在Si基板与Si层之间形成BOX层。
这里，为了与场效应晶体管的微细化对应，并且，兼顾场效应晶体管的高速化以及低消耗功率化，存在一种使SOI晶体管具有背栅构造或双栅极构造的方法。
专利文献1特开2002-299591号公报专利文献2特开2000-124092号公报专利文献3特开平9-45909号公报专利文献4特开平9-205211号公报非专利文献1T.Sakai et al.“Separation by Bonding Si Islands(SBSI)for LSI Application”，Second International GiGe Technology and DeviceMeeting，Meeting Abstract，pp.230-231，May(2004)。
但是，在现有的半导体集成电路中，如果伴随着晶体管的微细化而使沟道长度变短，则亚阈值区域的漏极电流的上升特性会变差。因此，存在着下述问题，即，阻碍晶体管的低电压动作，并且，截止时的漏电流增加，不仅动作时和待机时的消耗功率增大，而且，还成为晶体管破坏的主要原因。
而且，如果背栅电极配置在场效应晶体管下的整个面，则背栅电极与源极/漏极层的寄生电容增大，会导致阻碍SOI晶体管的高速化的问题。
发明内容
因此，本发明的目的在于，提供能够使背栅电极的阈值控制性能提高，并且，可降低与源极/漏极层的寄生电容的半导体装置以及半导体装置的制造方法。
为了解决上述的课题，本发明一个实施方式所涉及的半导体装置，其特征在于，包括在半导体层下的一部分形成的第一绝缘体；以避开所述第一绝缘体的方式形成在所述半导体层下，且相对介电常数与所述第一绝缘体不同的第二绝缘体；形成在所述第一绝缘体和所述第二绝缘体下的背栅电极；形成在所述半导体层上的栅电极；和形成于所述半导体层，分别配置在所述栅电极的侧方的源极/漏极层。
由此，不仅能够在栅电极下配置背栅电极，还能够通过高电介质材料结合背栅电极和沟道区域，并且，能够通过低电介质材料结合背栅电极和源极/漏极层。因此，不仅可以增大背栅电极与沟道区域之间的耦合电容，还可以减少背栅电极与基板之间的寄生电容。结果，能够不受栅电极或源极/漏极接点等的配置制约来配置背栅电极，并且，能够提高基于背栅电极的阈值控制性能，由此，可以降低动作时或待机时的消耗功率，并且，可实现SOI晶体管的高速化。
而且，根据本发明的一个实施方式的半导体装置，其特征在于，还具有连接所述背栅电极和所述栅电极的布线层。
由此，能够进行控制以使背栅电极和栅电极成为同电位，可以使沟道区域的深的部分的电势可控性提高。因此，不仅可抑制芯片尺寸的增大，还可以减少截止时的漏电流，从而，能够减少动作时或待机时的消耗功率，并且，可实现场效应晶体管的高耐压化。
并且，根据本发明一个实施方式所涉及的半导体装置，其特征在于，包括配置在半导体基板上，通过外延生长而成膜的半导体层；局部嵌入在所述半导体基板和所述半导体层之间的第一嵌入绝缘体；以避开所述第一嵌入绝缘体的方式嵌入在所述半导体基板和所述半导体层之间，且相对介电常数与所述第一嵌入绝缘体不同的第二嵌入绝缘体；形成在所述半导体层上的栅电极；和形成于所述半导体层，分别配置在所述栅电极的侧方的源极/漏极层。
由此，能够提高背栅电极的配置自由度，可不受栅电极或源极/漏极接点等的配置制约，将背栅电极配置在引起电场集中的部分。因此，能够提高场效应晶体管的设计自由度，并且，可实现场效应晶体管的高耐压化。
而且，通过在半导体层的背面侧配置背栅电极，能够通过背栅电极屏蔽(shield)漏极电位。因此，即使在从SOI的Si薄膜的表面施加漏极电位的情况下，也能够防止对漏极的补偿层(offset layer)或高浓度杂质扩散层和嵌入氧化膜的界面施加高电压。结果，能够防止在漏极的补偿层或高浓度杂质扩散层和嵌入氧化膜的界面局部产生强的电场，从而，可以实现SOI晶体管的高耐压化。
并且，能够通过背栅电极控制SOI晶体管的有源区域的电位，由此，可提高亚阈值区域的漏极电流的上升特性，并且，可以缓和漏极侧的沟道端的电场。因此，不仅能够实现晶体管的低电压动作，还可以减少截止时的漏电流，从而，能够减少动作时或待机时的消耗功率，并且，可以提高SOI晶体管的耐压。
另外，能够通过高电介质材料结合背栅电极和沟道区域，并且，可通过低电介质材料结合背栅电极和源极/漏极层。因此，不仅可以增大背栅电极与沟道区域之间的耦合电容，还能够减少背栅电极与基板之间的寄生电容，从而，可提高基于背栅电极的阈值控制性能，能够减少动作时或待机时的消耗功率，并且，可实现SOI晶体管的高速化。
而且，根据本发明一个实施方式的半导体装置，其特征在于，所述第一嵌入绝缘体配置在所述栅电极下，所述第二嵌入绝缘体配置在所述源极/漏极层下，与所述第二嵌入绝缘体相比所述第一嵌入绝缘体的相对介电常数大。
由此，不仅可增大背栅电极与沟道区域之间的耦合电容，还能够减少背栅电极与基板之间的寄生电容，从而，能够提高基于背栅电极的阈值控制性能，可降低动作时或待机时的消耗功率，并且，能够实现SOI晶体管的高速化。
并且，根据本发明一个实施方式的半导体装置，其特征在于，包括配置在半导体基板上，通过外延生长而成膜的第一半导体层；配置在所述第一半导体层上，通过外延生长而成膜的第二半导体层；以分别经由所述第一和第二半导体层的侧壁迂回到所述第一和第二半导体层下的方式配置，在所述半导体基板上支承所述第一和第二半导体层的支承体；以避开所述支承体的方式，嵌入在所述半导体基板与所述第一半导体层之间的第一嵌入绝缘体；以避开所述支承体的方式，嵌入在所述第一半导体层与所述第二半导体层之间，且相对介电常数比所述支承体大的第二嵌入绝缘体；形成在所述第二半导体层上的栅电极；和形成于所述第二半导体层，分别配置在所述栅电极的侧方的源极/漏极层。
由此，由于在第一和第二半导体层下形成嵌入绝缘体，所以，即使在利用组成不同的半导体层之间的蚀刻率的差异，除去了下层的半导体层的情况下，除了上层的半导体层的侧壁之外，也能够从上层的半导体层的下方支承上层的半导体层，并且，可以使分别嵌入在第一和第二半导体层下的嵌入绝缘体的相对介电常数在端部和中央部不同。因此，不仅能够抑制形成有场效应晶体管的第一和第二半导体层的挠曲，还可以在第一和第二半导体层下分别形成嵌入绝缘体，由此，能够提高第一和第二半导体层以及嵌入绝缘体的膜厚均匀性，并且，能够通过高电介质材料结合背栅电极和沟道区域；通过低电介质材料结合背栅电极和源极/漏极层。结果，能够不使用SOI基板，在半导体层上均匀地形成SOI晶体管，从而，可以实现SOI晶体管的廉价化，并且，能够达到SOI晶体管的高性能化要求。
而且，根据本发明一个实施方式的半导体装置的制造方法，其特征在于，包括在半导体基板上成膜第一半导体层的工序；在所述第一半导体层上成膜蚀刻率比所述第一半导体层小的第二半导体层的工序；在所述第二半导体层上成膜具有和所述第一半导体层相同组成的第三半导体层的工序；在所述第三半导体层上成膜具有和所述第二半导体层相同组成的第四半导体层的工序；形成贯通所述第一至第四半导体层使所述半导体基板露出的第一槽的工序；经由所述第一槽在横方向蚀刻所述第一和第三半导体层，以此将分别在所述第二和第四半导体层下配置的第一和第三半导体层的一部分除去的工序；形成支承体的工序，该支承体以经由所述第一槽迂回到所述第二和第四半导体层下的方式配置，在所述半导体基板上支承所述第二和第四半导体层；形成第二槽的工序，该第二槽使形成有所述支承体的所述第一和第三半导体层的至少一部分，从所述第二和第四半导体层露出；经由所述第二槽选择性地蚀刻第一和第三半导体层，以此形成分别除去了所述第一和第三半导体层的第一和第二空洞部的工序；以及形成嵌入绝缘层的工序，该嵌入绝缘层经由所述第二槽分别嵌入到所述第一和第二空洞部，且相对介电常数比所述支承体大。
由此，即使在第一和第三半导体层上分别层叠了第二和第四半导体层的情况下，也能够经由第二槽使蚀刻液与第一和第三半导体层接触，由此，能够以残留第二和第四半导体层的状态，除去第一和第三半导体层，并且，能够形成分别嵌入在第二和第四半导体层下的第一和第二空洞部内的嵌入绝缘层。而且，通过形成嵌入第一槽的支承体，即使在第二和第四半导体层下分别形成了第一和第二空洞部的情况下，除了第二和第四半导体层的侧壁之外，也能够从第二和第四半导体层的下面支承第二和第四半导体层，并且，可以使第二和第四半导体层下的端部与中央部的相对介电常数分别不同。
因此，不仅能够减少第二和第四半导体层的缺陷产生，还可以在嵌入绝缘层上分别配置第二和第四半导体层的中央部，并且，能够将第二和第四半导体层的端部分别配置在支承体上，由此，不仅可增大背栅电极与沟道区域之间的耦合电容，还可以减少背栅电极与源极/漏极层之间的寄生电容，并且，能够不使用SOI基板，在第四半导体层中形成SOI晶体管。结果，不仅能够抑制成本增长，还可以提高基于背栅电极的阈值控制性能，从而，能够减少动作时或待机时的消耗功率，并且，可实现SOI晶体管的高速化。
并且，根据本发明一个实施方式所涉及的半导体装置的制造方法，其特征在于，所述半导体基板、所述第二和第四半导体层是Si，所述第一和第三半导体层是SiGe。
由此，不仅能够取得半导体基板、第一到第四半导体层之间的栅格匹配，还可以与半导体基板、第二和第四半导体层相比增大第一和第三半导体层的蚀刻率。因此，能够在第一和第三半导体层上分别形成结晶质量良好的第二和第四半导体层，由此，能够不损坏第二和第四半导体层的质量地，实现第二和第四半导体层与半导体基板之间的绝缘。
而且，根据本发明一个实施方式所涉及的半导体装置，其特征在于，包括通过外延生长形成在半导体基板上的半导体层；以上下夹持在绝缘层中的方式，局部嵌入在所述半导体基板和所述半导体层之间的嵌入导电体层；和以在所述嵌入导电体层上配置沟道的方式形成于所述半导体层的场效应晶体管。
由此，能够不使用SOI基板地形成SOI晶体管，并且，通过将嵌入导电体层局部地嵌入到半导体基板与半导体层之间，能够以避开SOI晶体管的源极/漏极层下面的方式，在沟道下配置背栅电极。因此，不仅能够抑制制造工序的繁杂化，还可以通过背栅电极控制SOI晶体管的有源区域的电位，由此，能够提高亚阈值区域的漏极电流的上升特性，并且，即使在SOI晶体管下配置了背栅电极的情况下，也能够抑制源极/漏极层的寄生电容的增大。结果，在抑制成本增加的基础上，可以增大晶体管的导通电流，不仅能够实现SOI晶体管的高速化，还能够在实现低电压动作的同时，减少截止时的漏电流，从而，能够减少动作时或待机时的消耗功率。
并且，本发明一个实施方式所涉及的半导体装置，其特征在于，还包括支承体，其被配置成以经由所述半导体层的侧壁从两侧夹入所述嵌入导电体层的方式迂回到场效应晶体管的源极/漏极层下，在所述半导体基板上支承所述半导体层。
由此，即使在半导体层下形成有空洞部的情况下，除了半导体层的侧壁之外，也能够从半导体层的下方支承半导体层，并且，可以将嵌入导电体层局部地嵌入在半导体基板与半导体层之间。因此，不仅能够抑制半导体层的挠曲，还能够将嵌入导电体层嵌入在半导体层下，由此，能够提高半导体层的膜厚均匀性，并且，能够以避开SOI晶体管的源极/漏极层下方的方式，在沟道下配置嵌入导电体层。结果，能够不使用SOI基板而在半导体层上均匀地形成SOI晶体管，并且，不仅能够抑制源极/漏极层的寄生电容的增大，还可以通过背栅电极控制SOI晶体管的有源区域的电位，由此，在实现SOI晶体管廉价化的同时，能够兼顾SOI晶体管的高性能化和低消耗功率化，并且，可以减少晶体管特性的偏差。
而且，根据本发明一个实施方式所涉及的半导体装置，其特征在于，所述绝缘层是热氧化膜、氧氮化膜或High-K绝缘膜；所述嵌入导电体层是掺杂了杂质的多晶半导体、非晶半导体、金属或合金。
由此，通过使用CVD等通用的半导体制造工艺，能够在半导体基板与半导体层之间嵌入背栅电极，并且，可以实现背栅电极的低电阻化。而且，通过由热氧化形成半导体层与导电体层之间的绝缘层，不仅能够高精度地对半导体层和导电体层之间的绝缘膜进行膜厚控制，还能够使半导体层和导电体层之间的绝缘膜实现薄膜化。因此，不仅能够抑制制造工序的繁杂化，还可以在SOI晶体管下配置背栅电极，并且，能够通过背栅电极以低电压控制SOI晶体管的阈值电压，从而，可实现SOI晶体管的低消耗功率化。
并且，根据本发明一个实施方式所涉及的半导体装置，其特征在于，所述嵌入导电体层具有比所述场效应晶体管的栅电极更向宽度方向延伸的延伸部，还具有经由所述延伸部与所述嵌入导电体层连接的背栅接触电极。
由此，即使在与场效应晶体管的沟道区域对应，将嵌入导电体层配置在场效应晶体管下的情况下，也能够不被栅电极阻碍而与嵌入导电体层取得接触，由此，能够从外部控制嵌入导电体层的电位。
而且，根据本发明一个实施方式所涉及的半导体装置，其特征在于，所述嵌入导电体层与所述场效应晶体管的栅电极，功函数相互不同。
由此，可以不受到栅电极或源极/漏极接点等的配置制约，通过嵌入导电体层控制场效应晶体管的有源区域的电位。因此，不仅可以抑制制造工艺的繁杂化，还可以提高亚阈值区域的漏电流的上升特性，并且，可以缓和漏极侧的沟道端的电场。因此，不仅能够实现晶体管的低电压动作，还可以减少截止时的漏电流，从而，能够减少动作时或待机时的消耗功率，并且，可以实现场效应晶体管的高耐压化。
而且，通过将在场效应晶体管的表面侧形成的栅电极、和配置在场效应晶体管下的嵌入导电体层的功函数设定为相互不同，从而即使在半导体层的主体区域为本征状态或以低浓度被掺杂成的情况下，也可以使场效应晶体管的阈值改变几伏特左右。由于和阈值电压的高低无关，半导体层的掺杂浓度低，所以，可使场效应晶体管的移动性提高，增大导通电流。而且，由于能够降低半导体层的杂质浓度，所以，即使在使半导体层厚膜化的情况下，也能够得到陡峭的亚阈值，由此，能够使特性偏差降低，并且，能够提高制造的成品率，因此，可实现成本降低。
并且，根据本发明一个实施方式的半导体装置，其特征在于，所述绝缘层与所述场效应晶体管的栅极绝缘膜，膜厚或者相对介电常数相互不同。
由此，不仅能够在场效应晶体管下配置嵌入导电体层，还可以增大嵌入导电体层与沟道区域之间的耦合电容，或降低嵌入导电体层与源极/漏极层之间的寄生电容。因此，能够不受栅电极或源极/漏极接点等的配置制约来配置嵌入导电体层，并且，可以提高基于嵌入导电体层的阈值控制性能，使动作时或待机时的消耗功率减少，并实现SOI晶体管的高速化。而且，如果以膜厚从1nm到20nm的薄的硅氧化膜或硅氮化膜，或者由Al、Zr、Hr等的氧化膜构成的High-K绝缘膜形成绝缘层，则能够提高基于嵌入导电体层的阈值控制性能，并且，可得到良好的亚阈值。
而且，根据本发明一个实施方式的半导体装置，其特征在于，还具有电连接所述嵌入导电体层和所述栅电极的布线层。
由此，可以进行控制使得场效应晶体管的沟道区域的背侧与栅电极同电位，能够提高沟道区域电势的可控性。因此，即使在半导体层薄膜化的情况下，也能够得到陡峭的亚阈值，由此，不仅能够减少截止时的漏电流，还可以减少特性偏差。
并且，根据本发明一个实施方式的半导体装置，其特征在于，还具有电连接所述场效应晶体管的源极层和所述嵌入导电体层的布线层。
由此，能够使嵌入导电体层的电位稳定，并且，可提高场效应晶体管的耐压，由此，可实现场效应晶体管的高耐压化。
而且，根据本发明一个实施方式的半导体装置，其特征在于，还具有所述场效应晶体管的栅电极和源极层独立地与所述嵌入导电体层电连接的布线层。
由此，通过对嵌入导电体层施加电压，能够动态控制场效应晶体管的阈值，可以在场效应晶体管的动作过程中使阈值变化。
并且，根据本发明一个实施方式的半导体装置，其特征在于，所述嵌入导电体层是具有N极性或P极性的多晶半导体、非晶半导体、硅化物或者金属；所述场效应晶体管的栅电极是具有N极性或P极性的多晶半导体、非晶半导体、硅化物或功函数与所述嵌入导电体层不同的金属栅极。
由此，通过组合嵌入导电体层和栅电极的杂质极性或浓度，不仅可将沟道的杂质浓度确保为低，还能够调整场效应晶体管的阈值。因此，能够与阈值的高低无关地提高场效应晶体管的移动性，增大导通电流，并且，即使在半导体层厚膜化的情况下，也能够得到陡峭的亚阈值，由此，能够降低特性偏差。
而且，根据本发明一个实施方式所涉及的半导体装置的制造方法，其特征在于，包括在半导体基板上形成第一半导体层的工序；在所述第一半导体层上形成蚀刻率比所述第一半导体层小的第二半导体层的工序；形成使所述半导体基板从所述第一和第二半导体层露出的第一露出部分的工序；经由所述第一露出部分在横方向蚀刻所述第一半导体层，以此除去所述第二半导体层下的第一半导体层的一部分的工序；形成支承体的工序，其以经由所述第一露出部分迂回到所述第二半导体层下的方式配置，在所述半导体基板上支承所述第二半导体层；形成使所述第一半导体层的一部分从所述第二半导体层露出的第二露出部分的工序；经由所述第二露出部分选择性地蚀刻第一半导体层，以此在所述半导体基板与所述第二半导体层之间形成除去了所述第一半导体层的空洞部的工序；在所述空洞部的上下面形成绝缘膜的工序；以及以通过所述绝缘膜夹持上下的方式，形成嵌入在所述空洞部内的嵌入导电体层的工序。
由此，能够以残留第二半导体层的状态除去第一半导体层，可在第二半导体层下形成空洞部，并且，通过由支承体覆盖第二半导体层，即使在第二半导体层下形成有空洞部的情况下，也能够通过支承体将第二半导体层支承在半导体基板上。而且，通过设置使第一半导体层的一部分露出的露出部分，即使在第一半导体层上堆积有第二半导体层的情况下，也能够使蚀刻气体或者蚀刻液与第一半导体层接触，能够以残留第二半导体层的状态除去第一半导体层，并且，能够以由绝缘膜上下夹持的方式，形成嵌入在空洞部内的嵌入导电体层。进而，通过经由第一露出部分在横方向蚀刻第一半导体层之后形成支承体，即使在第二半导体层下形成有空洞部的情况下，除了第二半导体层的侧壁之外，也能够从第二半导体层的下方支承第二半导体层，并且，能够将嵌入导电体层局部地嵌入到半导体基板和第二半导体层之间。因此，不仅能够降低第二半导体层的缺陷产生，还能够在嵌入绝缘层上配置第二半导体层，由此，可不损坏第二半导体层的品质地实现第二半导体层与半导体基板之间的绝缘，并且，不仅可抑制制造工序的繁杂化，还能够以避开SOI晶体管的源极/漏极层下面的方式，在沟道下配置嵌入导电体层。结果，可不使用SOI基板而在半导体层上均匀地形成SOI晶体管，并且，不仅能够抑制源极/漏极层的寄生电容的增大，还可通过背栅电极控制SOI晶体管的有源区域的电位，由此，不仅能够实现SOI晶体管的廉价化，还可兼顾SOI晶体管的高性能化和低消耗功率化，并且，能够减少晶体管特性的偏差。
并且，根据本发明一个实施方式所涉及的半导体装置的制造方法，其特征在于，所述半导体基板和所述第二半导体层是Si；所述第一半导体层是SiGe。
由此，不仅能够取得半导体基板、第二半导体层以及第一半导体层之间的栅格匹配，还可以与半导体基板及第二半导体层相比增大第一半导体层的蚀刻率。因此，能够在第一半导体层上形成结晶质量良好的第二半导体层，由此，能够在不损坏第二半导体层的质量的情况下，实现第二半导体层与半导体基板之间的绝缘。
并且，根据本发明一个实施方式所涉及的半导体装置的制造方法，其特征在于，通过化学气相沉积法，形成嵌入在所述空洞部内的嵌入导电体层。
由此，通过采用通用的半导体制造工艺，不仅可确保半导体层的嵌入性，还可以在半导体基板与半导体层之间形成背栅电极，从而，不仅能够抑制制造工序的繁杂化，还能够在SOI晶体管下配置背栅电极。
而且，根据本发明一个实施方式所涉及的半导体装置的制造方法，其特征在于，包括形成嵌入在所述空洞部内的嵌入导电体层的工序；以嵌入所述空洞部内的方式，在所述半导体基板上的整个面堆积导电体层的工序；和通过使用各向同性蚀刻或各向异性蚀刻中的至少任意一种，以在所述第二半导体层下残留所述嵌入导电体层的方式，选择性除去所述半导体基板上的导电体层的工序。
由此，由于将嵌入导电体层嵌入到空洞部内，所以，即使在半导体基板上的整个面堆积了导电体层的情况下，也能够以在空洞部内残留嵌入导电体层的状态，除去不需要的导电体层，从而，不仅能够抑制制造工序的繁杂化，还可以在SOI晶体管下配置背栅电极。
并且，根据本发明一个实施方式所涉及的半导体装置的制造方法，其特征在于，包括形成嵌入在所述空洞部内的嵌入导电体层的工序；以嵌入所述空洞部内的方式，在所述半导体基板上的整个面堆积导电体层的工序；和通过回蚀刻所述导电体层的整个面，以在所述第二半导体层下残留所述嵌入导电体层的方式，除去所述半导体基板上的导电体层的工序。
由此，由于将嵌入导电体层嵌入到空洞部内，所以，即使在半导体基板上的整个面堆积了导电体层的情况下，也能够通过只回蚀刻(backetching)导电体的整个面，以在空洞部内残留嵌入导电体层的状态，除去不需要的导电体层，从而，不仅能够抑制制造工序的繁杂化，还可以在SOI晶体管下配置背栅电极。
图1是表示本发明第一实施方式所涉及的半导体装置的制造方法的图。
图2是表示本发明第一实施方式所涉及的半导体装置的制造方法的图。
图3是表示本发明第一实施方式所涉及的半导体装置的制造方法的图。
图4是表示本发明第一实施方式所涉及的半导体装置的制造方法的图。
图5是表示本发明第一实施方式所涉及的半导体装置的制造方法的图。
图6是表示本发明第一实施方式所涉及的半导体装置的制造方法的图。
图7是表示本发明第一实施方式所涉及的半导体装置的制造方法的图。
图8是表示本发明第一实施方式所涉及的半导体装置的制造方法的图。
图9是表示本发明第一实施方式所涉及的半导体装置的制造方法的图。
图10是表示本发明第一实施方式所涉及的半导体装置的制造方法的图。
图11是表示本发明第一实施方式所涉及的半导体装置的制造方法的图。
图12是表示本发明第一实施方式所涉及的半导体装置的制造方法的图。
图13是表示本发明第二实施方式所涉及的半导体装置的制造方法的图。
图14是表示本发明第二实施方式所涉及的半导体装置的制造方法的图。
图15是表示本发明第二实施方式所涉及的半导体装置的制造方法的图。
图16是表示本发明第二实施方式所涉及的半导体装置的制造方法的图。
图17是表示本发明第二实施方式所涉及的半导体装置的制造方法的图。
图18是表示本发明第二实施方式所涉及的半导体装置的制造方法的图。
图19是表示本发明第二实施方式所涉及的半导体装置的制造方法的图。
图20是表示本发明第二实施方式所涉及的半导体装置的制造方法的图。
图21是表示本发明第二实施方式所涉及的半导体装置的制造方法的图。
图22是表示本发明第二实施方式所涉及的半导体装置的制造方法的图。
图23是表示本发明第二实施方式所涉及的半导体装置的制造方法的图。
图24是表示本发明第二实施方式所涉及的半导体装置的制造方法的图。
图25是表示本发明第二实施方式所涉及的半导体装置的制造方法的图。
图26是表示本发明第二实施方式所涉及的半导体装置的制造方法的图。
图中1-半导体基板，2-第一半导体层，3-第二半导体层，4-基底氧化膜，5-防止氧化膜，6、8-槽，7-支承体，8b-阶梯差，9-空洞部，10-绝缘膜，11-嵌入导电体层，R-抗蚀层图案，Ra-开口部分，13-嵌入绝缘体，21-栅极绝缘膜，22-栅电极，23a、23b-LDD层，24a、24b-侧壁，25a-源极层，25b-漏极层，26-层间绝缘膜，27a源极接触电极，27b-漏极接触电极，27c-栅极接触电极，27d-背栅接触电极，31-半导体基板，33、35-第二半导体层，51、52-第一半导体层，41-栅极绝缘膜，42-栅电极，43a-源极层，43b-漏极层，36、37、38-槽，44-层间绝缘层，39-嵌入绝缘层，45-嵌入绝缘体，45a、45b-背栅接触电极，46a-源极接触电极，46b-漏极接触电极，53-基底氧化膜，54-防止氧化膜，56-支承体，57a、57b-空洞部，60a、60b-空隙，61-侧壁。
具体实施例方式
下面，参照附图，对本发明的实施方式所涉及的半导体装置以及其制造方法进行说明。
(1)第一实施方式图1(a)～图12(a)是表示本发明第一实施方式所涉及的半导体装置的制造方法的俯视图，图1(b)～图12(b)是以图1(a)～图12(a)的A1-A1’～A12-A12’线分别切断的剖视图，图1(c)～图12(c)是以图1(a)～图12(a)的B 1-B1’～B12-B12’线分别切断的剖视图。
图1中，在半导体基板31上顺次层叠有半导体层51、33、52、35。另外，半导体层51、52可以使用蚀刻率比半导体基板31以及半导体层33、35大的材质，作为半导体基板31、半导体层33、35、51、52的材质，例如可以从Si、Ge、SiGe、GaAs、InP、GaP、GaN、SiC等中进行适当的选择。特别是在半导体基板31为Si的情况下，优选使用SiGe作为半导体层51、52，使用Si作为半导体层33、35。由此，能够取得半导体层51、52与半导体层33、35之间的栅格匹配，并且，可确保半导体层51、52与半导体层33、35之间的选择比。而且，作为半导体层51、33、52、35，也可以使用单晶半导体层、多晶半导体层、非晶半导体层或多孔质半导体层。并且，替代半导体层51、52，也可以使用通过外延生长能够成膜半导体层的γ-氧化铝等的金属氧化膜。另外，半导体层51、33、52、35的膜厚可以形成为例如1～100nm的程度。
然后，通过半导体层35的热氧化，在半导体层35的表面形成基底氧化膜53。然后，采用CVD等方法，在基底氧化膜53上的整个面形成防止氧化膜54。另外，例如可以使用硅氮化膜作为防止氧化膜54。
接着，如图2所示，通过采用光刻技术以及蚀刻技术，图案形成防止氧化膜54、基底氧化膜53、半导体层35、52、33、51，从而沿着规定方向形成使半导体基板31露出的槽36。另外，在使半导体基板31露出的情况下，可以在半导体基板31的表面停止蚀刻，也可以过腐蚀半导体基板31，在半导体基板31上形成凹部。而且，可以便槽36的配置位置与半导体层33的元件分离区域的一部分对应。
进而，通过使用光刻技术以及蚀刻技术，图案形成防止氧化膜54、基底氧化膜53、半导体层35、52，形成与槽36重叠配置的宽度比槽36宽的槽37。这里，可以使槽37的配置位置与半导体层35的元件分离区域对应。
另外，替代使半导体层33的表面露出，可以在半导体层52的表面停止蚀刻，也可以对半导体层52进行过腐蚀，蚀刻至半导体层52的中途。这里，通过在中途停止半导体层52的蚀刻，可以防止槽36内的半导体层33的表面露出。因此，在蚀刻除去半导体层51、52之际，能够减少槽36内的半导体层33暴露于蚀刻液或蚀刻气体的时间，从而可抑制槽36内的半导体层33的过腐蚀。
接着，如图3所示，通过经由槽36、37在横方向蚀刻半导体层51、52，除去分别配置在半导体层33、35下的半导体层51、52的一部分，形成从半导体层51、52分别露出半导体层33、35的端部上下面的空隙60a、60b。
接着，如图4所示，通过CVD等方法，在半导体基板31上的整个面形成支承体56，支承体56嵌入在槽36、37内，在半导体基板31上支承半导体层33、35。这里，通过形成使半导体层33、35的端部上下面从半导体层51、52分别露出的空隙60a、60b，可以分别经由半导体层33、35的侧壁，以迂回至半导体层33、35下的方式将支承体56嵌入在槽36、37内。另外，作为支承体56的材质，例如除了硅氧化膜之外也可以使用FSG(氟化硅酸盐玻璃)膜等。而且，作为支承体56的材质，除了SOG(SpinOn Glass)膜之外，还可以使用PSG膜，BPSG膜、PAE(poly aryleneether)系膜、HSQ(hydrogen silsesquioxane)系膜、MSQ(methyl silsesquioxane)系膜、PCB系膜、CF系膜、SiOC系膜、SiOF系膜等有机lowk膜、或者这些的多孔膜。
接着，如图5所示，通过使用光刻技术以及蚀刻技术，图案形成防止氧化膜54、基底氧化膜53、半导体层35、52、33、51，沿着与槽36正交的方向形成使半导体基板31露出的槽38。另外，在使半导体基板31露出的情况下，可以在半导体基板31的表面停止蚀刻，也可以对半导体基板31进行过腐蚀，在半导体基板31上形成凹部。并且，可以使槽38的配置位置与半导体层33、35的元件分离区域对应。
接着，如图6所示，通过将由槽38使蚀刻气体或者蚀刻液与半导体层51、52接触，蚀刻除去半导体层51、52，在半导体基板31与半导体层33之间形成空洞部57a，并且，在半导体层33、35之间形成空洞部57b。
这里，通过在槽36、37内设置支承体56，即使在半导体层51、52被除去的情况下，也能够将半导体层33、35支承在半导体基板31上，并且，通过与槽36、37独立地形成槽38，能够使蚀刻气体或者蚀刻液与分别配置在半导体层33、35下的半导体层51、52接触。因此，能够实现半导体层33、35与半导体基板31之间的绝缘，而不损坏半导体层33、35的结晶质量。
另外，在半导体基板31、半导体层33、35为Si，半导体层51、52为SiGe的情况下，优选采用氢氟酸和硝酸的混合液作为半导体层51、52的蚀刻液。由此，作为Si与SiGe的选择比可以得到1∶100～1000程度，由此能够抑制半导体基板31以及半导体层33、35的过腐蚀，并且，可除去半导体层51、52。而且，作为半导体层51、52的蚀刻液，也可以使用氢氟酸和硝酸与过氧化氢的水溶液、氨与过氧化氢的水溶液、或者氢氟酸和醋酸与过氧化氢的水溶液等。
而且，可以在蚀刻除去半导体层51、52之前，通过阳极氧化等方法使半导体层51、52多孔质化，也可以通过对半导体层51、52进行离子注入使半导体层51、52非结晶化。由此，能够增大半导体层51、52的蚀刻率，抑制半导体层33、35的过腐蚀，并且，可扩大半导体层51、52的蚀刻面积。
接着，如图7所示，通过CVD法或者SOG法等处理，形成嵌入在半导体基板31和半导体层33、35之间的空洞部57a、57b的嵌入绝缘层39。另外，作为嵌入绝缘层39的材质，优选使用相对介电常数比支承体56大的材料，例如除了硅氧化膜之外，也可以使用硅氮化膜等。而且，作为嵌入绝缘膜39，例如除了硅氧化膜之外，还可以使用HfO2、HfON、HfAlO、HfAlON、HfSiO、HfSiON、ZrO2、ZrON、ZrAlO、ZrAlON、ZrSiO、ZrSiON、Ta2O5、Y2O3、(Sr，Ba)TiO3、LaAlO3、SrBi2Ta2O9、Bi4Ti3O12、Pb(Zi，Ti)O3等电介质。
由此，除了半导体层33、35的侧壁之外，还能够从半导体层33、35的下面将半导体层33、35支承在半导体基板31上，并且，可以将相对介电常数相互不同的嵌入绝缘层39和支承体56配置在半导体层33、35下。因此，能够抑制半导体层33、35的挠曲，并可在半导体层33、35下分别形成嵌入绝缘层39，由此，能够提高半导体层33、35以及嵌入绝缘层39的膜厚均匀性，而且，即使在半导体层35中形成了场效应晶体管的情况下，也能够将由半导体层33构成的背栅电极配置在半导体层35下，并能够经由高电介质材料结合背栅电极和沟道区域、经由低电介质材料结合背栅电极和源极/漏极层。结果，能够不受栅电极或源极/漏极接点等配置的制约，配置背栅电极，并且，能够提高基于背栅电极的阈值控制性能，且可以减少源极、漏极的寄生电容。进而，能够降低动作时或待机时的消耗功率，并且，可以实现SOI晶体管的高速化。
接着，如图8所示，通过CVD处理或者SOG处理等方法，以嵌入到槽38内的方式在支承体56上堆积绝缘层45。另外，作为绝缘层45例如可以使用SiO2或Si3N4等。
接着，如图9所示，通过使用CMP(化学机械研磨)等方法使绝缘层45以及支承体56薄膜化，并且除去防止氧化膜54和基底氧化膜53，使半导体层35的表面露出。
如果在图8或图9中选择适当的加速能量，则通过离子注入，可以仅在半导体层33中导入掺杂剂。然后，通过退火处理，可以实现结晶性的恢复和掺杂剂的活性化。
接着，如图10所示，通过进行半导体层35表面的热氧化，在半导体层35的表面形成栅极绝缘膜41。然后，通过CVD等方法，在形成有栅极绝缘膜41的半导体层35上形成多晶硅层。然后，通过使用光刻技术以及蚀刻技术图案形成多晶硅层，形成在半导体层35上配置的栅电极42。
接着，如图11所示，通过将栅电极42作为掩模，在半导体层35内离子注入B、BF2、As、P等杂质，在半导体层35上形成以隔着栅电极42的方式配置的源极/漏极层43a、43b。
接着，如图12所示，通过CVD等方法，在栅电极45上堆积层间绝缘层44。然后，在层间绝缘层44上形成嵌入层间绝缘层44以及支承体56、并与半导体层33连接的背栅接触电极45a、45b。进而，在层间绝缘层44上形成嵌入到层间绝缘层44、并分别与源极层47a和漏极层47b连接的源极接触电极46a以及漏极接触电极46b。
另外，也可以经由背栅接触电极45a、45b电连接栅电极45和半导体层33。由此，可以进行控制使得背栅电极和栅电极45成为同电位，提高沟道区域深的部分的电势(potential)可控性。因此，可以抑制芯片尺寸的增大，并且可减少截止时的漏电流，由此，不仅能够降低动作时或待机时的消耗功率，还可以实现场效应晶体管的高耐压化。
(第二实施方式)图13(a)～图26(a)是表示本发明第二实施方式所涉及的半导体装置的制造方法的俯视图，图13(b)～图26(b)是以图13(a)～图26(a)的A13-A13’～A26-A26’线分别进行切断的剖视图，图13(c)～图26(c)是以图13(a)～图26(a)的B13-B13’～B26-B26’线分别切断的剖视图。
图13中，在半导体基板1上通过外延生长形成有第一半导体层2，在第一半导体层2上通过外延生长形成有第二半导体层3。另外，第一半导体层2可以使用蚀刻率比半导体基板1和第二半导体层3大的材质，作为半导体基板1、第一半导体层2以及第二半导体层3的材质，例如可以使用从Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN或者ZnSe等中选择的组合。特别在半导体基板1是Si的情况下，优选使用SiGe作为第一半导体层2、使用Si作为第二半导体层3。由此，能够取得第一半导体层2和第二半导体层3之间的栅格匹配，并且，可以确保第一半导体层2和第二半导体层3之间的选择比。而且，作为第一半导体层2除了单晶半导体层之外，也可以使用多晶半导体层、非晶半导体层或者多孔质半导体层。并且，替代第一半导体层2，也可以使用通过外延生长能够成膜单晶半导体层的γ-氧化铝等的金属氧化膜。另外，第一半导体层2和第二半导体层3的膜厚可以形成为例如1～200nm程度。
然后，通过第二半导体层3的热氧化或CVD法，在第二半导体层3的表面形成保护该表面的基底氧化膜4。然后，通过CVD等方法，在基底氧化膜4上的整个面形成防止氧化膜5。另外，作为防止氧化膜5例如可以使用硅氮化膜，其除了作为防止氧化膜的功能之外，还可以作为基于CMP(化学机械研磨)的平坦化工艺的阻止层而发挥功能。
接着，如图14所示，通过使用光刻技术和蚀刻技术，图案形成防止氧化膜5、基底氧化膜4、第二半导体层3以及第一半导体层2，形成使半导体基板1的一部分露出的槽6。另外，在使半导体基板1的一部分露出的情况下，可以在半导体基板1的表面停止蚀刻，也可以过腐蚀半导体基板1，在半导体基板1上形成凹部。而且，可以使槽6的配置位置与第二半导体层3的元件分离区域的一部分对应。然后，通过经由槽6向横方向蚀刻第一半导体层2，除去配置在第二半导体层3下的第一半导体层2的一部分，使第二半导体层3的端部的下面从第一半导体层2露出。另外，在横方向蚀刻第一半导体层2的情况下，优选使除去了第一半导体层2的部分与图25的源极层25a以及漏极层25b对应，使残留有第一半导体层2的部分与图25的沟道区域对应。
接着，如图15所示，通过CVD等方法，在半导体基板1上的整个面形成支承体7，支承体7以经由第二半导体层3的侧壁迂回到第二半导体层3下的方式嵌入到槽6内，将第二半导体层3支承在半导体基板1上。另外，作为支承体7的材质，可以使用硅氧化膜或硅氮化膜等的绝缘体。此外，以覆盖半导体基板1整体的方式形成的支承体7，需要抑制第二半导体层3的挠曲，并以保持平坦性的状态支承第二半导体层3。因此，从确保其机械强度的角度出发，优选形成为元件分离最小尺寸以上的膜厚。例如在65nm一代的半导体集成电路中，优选100-200nm程度的膜厚。而且，作为支承体7的材质可以使用硅氧化膜等的绝缘体。然后，通过利用CMP或蚀刻等方法对支承体7进行薄膜化，在槽6内嵌入有支承体7的状态下使防止氧化膜5的表面露出，这里，通过设置防止氧化膜5，可以作为基于CMP的平坦化工艺的阻止层而发挥功能。
接着，如图16所示，通过使用光刻技术和蚀刻技术，图案形成防止氧化膜5、基底氧化膜4、第二半导体层3以及第一半导体层2，形成使第一半导体层2的一部分露出的槽8a和阶梯差8b。这里，可以使槽8a和阶梯差8b的配置位置与第二半导体层3的元件分离区域的一部分对应。
另外，在使第一半导体层2的一部分露出的情况下，可以在第一半导体层2的表面停止蚀刻，也可以过腐蚀第一半导体层2，在第一半导体层2上形成凹部。或者，也可以使槽8a内和阶梯差8b的第一半导体层2贯通，露出半导体基板1的表面。这里，通过在中途停止第一半导体层2的蚀刻，可以防止槽8a内和阶梯差8b的半导体基板1的表面露出。因此，在蚀刻除去第一半导体层2时，能够减少槽8a内和阶梯差8b的半导体基板1暴露于蚀刻液或者蚀刻气体的时间，从而能够抑制槽8a内和阶梯差8b的半导体基板1的过腐蚀。
接着，如图17所示，通过经由槽8a和阶梯差8b，使蚀刻气体或蚀刻液与第一半导体层2接触，来蚀刻除去第一半导体层2，在半导体基板1与第二半导体层3之间形成空洞部9。
这里，通过在槽6内设置支承体7，即使在第一半导体层2被除去的情况下，也能够将第二半导体层3支承在半导体基板1上，并且，通过与槽6独立设置槽8a，能够使蚀刻气体或蚀刻液与第二半导体层3下的第一半导体层2接触。因此，能够实现第二半导体层3和半导体基板1之间的绝缘，而不损坏第二半导体层3的质量。
另外，在半导体基板1和第二半导体层3为Si、第一半导体层2为SiGe的情况下，优选使用氢氟酸和硝酸的混合液(氢氟酸、硝酸和水的混合液)作为第一半导体层2的蚀刻液。由此，能够抑制半导体基板1和第二半导体层3的过腐蚀，并且，可除去第一半导体层2。另外，作为第一半导体层2的蚀刻液，也可以使用氢氟酸和硝酸与过氧化氢的水溶液、氨与过氧化氢的水溶液、或者氢氟酸和醋酸与过氧化氢的水溶液等。
而且，可以在蚀刻除去第一半导体层2之前，通过阳极氧化等方法使第一半导体层2多孔质化，也可以通过对第一半导体层2进行离子注入使第一半导体层2非结晶化，作为半导体基板1也可以使用P型半导体基板。由此，能够增大第一半导体层2的蚀刻率，并可扩大第一半导体层2的蚀刻面积。
接着，如图18所示，通过进行半导体基板1和第二半导体层3的热氧化，在半导体基板1和第二半导体层3之间的空洞部9内的上下面形成绝缘膜10。由此，可以对形成在第二半导体层3下的绝缘膜10进行高精度的膜厚控制，并且，能够使绝缘膜10薄膜化。因此，可以经由绝缘膜10从SOI晶体管的背面侧高效率地控制SOI晶体管的沟道的电势，能够以低电压控制SOI晶体管的阈值电压，从而，可实现SOI晶体管的低消耗功率。
另外，在图18的方法中，对通过进行半导体基板1和第二半导体层3的热氧化，在半导体基板1和第二半导体层3之间的空洞部9内的上下面形成绝缘膜10的方法进行了说明，但也可以通过ALD法、MOCVD法或者CVD法，在半导体基板1和第二半导体层3之间的空洞部9内的上下面形成绝缘膜10。由此，可防止第二半导体层3的膜减少，并且，能够在半导体基板1和第二半导体层3之间的空洞部9内的上下面，成膜氧化膜以外的材料，由此，可以增大绝缘膜10的介电常数，从而可提高SOI晶体管的沟道电势的可控性。
另外，作为绝缘膜10的材质，例如除了硅氧化膜之外，也可以使用硅氮化膜等。或者，作为绝缘膜10的材质，例如还可以使用HfO2、HfON、HfAlO、HfAlON、HfSiO、HfSiON、ZrO2、ZrON、ZrAlO、ZrAlON、ZrSiO、ZrSiON、Ta2O5、Y2O3、(Sr，Ba)TiO3、LaAlO3、SrBi2Ta2O9、Bi4Ti3O12、Pb(Zi，Ti)O3等电介质。
而且，通过在第二半导体层3上设置防止氧化膜5，可以防止第二半导体层3的表面被热氧化，并且，能够在第二半导体层3的背面侧形成绝缘膜10，由此，能够抑制第二半导体层3的膜减少。
并且，通过使槽6、8a的配置位置与第二半导体层3的元件分离区域对应，能够进行第二半导体层3的横方向以及纵方向的元件分离，并且，通过在槽6内嵌入支承体7，不需要在有源区域确保将第二半导体层3支承在半导体基板1上的支承体7的槽。因此，不仅抑制了工序的增加，还能够形成SOI晶体管，并且，可抑制芯片尺寸的增大，由此，能够实现SOI晶体管的成本降低。
接着，如图19所示，通过利用ALD、MOCVD、CVD等方法在形成有绝缘膜10的空洞部9内嵌入导电膜，在形成有绝缘膜10的空洞部9内形成嵌入导电体层11。然后，通过采用CMP或回蚀刻(etch back)等方法使嵌入导电体层11薄膜化，以嵌入导电体层11嵌入在空洞部9内的状态使防止氧化膜5的表面露出，这里，通过设置防止氧化膜5，可以作为基于CMP的平坦化工艺的阻止层而发挥功能。另外，作为嵌入导电体层11，可以使用例如掺杂了B、As、P等杂质的多晶半导体或非晶半导体，也可以使用W、Mo、Al、Cu、Ti、Ta等的金属，还可以使用TiN、TaN、硅化物、锗化物(germanosilicide)等的合金。
由此，能够通过使用通用的半导体制造工艺，使嵌入导电体层11作为背栅电极而发挥功能，并且，在确保嵌入导电体层11的嵌入性能的同时，能够在第二半导体层3下形成嵌入导电体层11，由此，不仅抑制了制造工序的繁杂化，而且，可在SOI晶体管下配置背栅电极。
这里，也可以将形成有场效应晶体管的半导体层3和作为背栅电极而发挥功能的嵌入导电体层11，设定成功函数或杂质的极性或浓度不同。由此，即使在半导体层3的主体区域为本征(intrinsic)状态或者以低浓度掺杂的情况下，也可以使阈值改变几伏特左右，由此使场效应晶体管的移动性提高，可增大导通电流。而且，由于能够降低半导体层3的杂质浓度，所以，即使在使半导体层3厚膜化的情况下，也能够得到陡峭的亚阈值，由此能够使特性偏差降低，并且，能够提高制造的成品率，因此，可实现成本降低。
而且，通过经由槽6在横方向蚀刻第一半导体层2之后形成支承体7，即使在第二半导体层3下形成了空洞部9的情况下，除了第二半导体层3的侧壁之外，从第二半导体层3的下面也可以支承第二半导体层3，并且，可以在半导体基板1与第二半导体层3之间局部地嵌入嵌入导电体层11，由此，能够以避开图25的源极成25a以及漏极层25b下面的方式，在沟道下配置背栅电极。因此，不仅可以抑制制造工序的繁杂化，而且能够通过背栅电极控制SOI晶体管的有源区域的电位，由此，可提高亚阈值区域的漏极(drain)电流的上升特性，并且，即使在配置了SOI晶体管下的背栅电极的情况下，也可以抑制源极层25a和漏极层25b的寄生电容增大。
接着，如图20所示，通过使用湿蚀刻或者等离子蚀刻等的各向同性蚀刻或各向异性蚀刻，或者对二者进行适当组合来使用，并选择性地蚀刻嵌入导电体层11，从而以在第二半导体层3下残留嵌入导电体层11的方式，除去槽8a内和阶梯差8b的嵌入导电体层11。
另外，也可以通过对嵌入导电体层11的整个面进行回蚀刻(backetching)，以在第二半导体层3下残留嵌入导电体层11的方式，除去槽8a内和阶梯差8b的嵌入导电体层11。由此，由于将嵌入导电体层11嵌入到空洞部9内，所以，即使在嵌入导电体层11堆积在半导体基板1上的整个面的情况下，通过仅背腐蚀嵌入导电体层11的整个面，可以在空洞部9内残留嵌入导电体层11的状态，除去不需要的导电体层，由此，不仅可抑制制造工序的繁杂化，而且能够在SOI晶体管下配置背栅电极。
或者，也可以对在半导体基板1上的整个面堆积的嵌入导电体层11进行氧化处理，使槽8a内和阶梯差8b的嵌入导电体层11绝缘氧化膜化。例如，在嵌入导电体层11采用了多晶硅的情况下，通过氧化处理，可以使槽8a内和阶梯差8b的多晶硅变化成硅氧化膜。
接着，如图21所示，通过使用光刻技术，在防止氧化膜5上形成抗蚀层图案R，该抗蚀层图案R形成有使嵌入导电体层11的端部上方露出的开口部分Ra。然后，通过将抗蚀层图案R作为掩模，蚀刻防止氧化膜5、基底氧化膜4以及第二半导体层3，使嵌入导电体层11的端部上方的绝缘膜10露出。
接着，如图22所示，以通过CVD等方法覆盖防止氧化膜5上的整个面的方式，成膜嵌入在槽8a以及阶梯差8b的嵌入绝缘体13。另外，作为嵌入绝缘体13，例如可以使用硅氧化膜或硅氮化膜等的绝缘体。
接着，如图23所示，利用CMP或者蚀刻等方法对嵌入绝缘体13实施薄膜化，并且，将防止氧化膜5作为阻止层(stopper)，停止基于CMP的平坦化。接着，如图24所示，通过除去基底氧化膜4和防止氧化膜5，使第二半导体层3的表面露出。
接着，如图25所示，通过进行第二半导体层3的表面热氧化，在第二半导体层3的表面形成栅极绝缘膜21。另外，栅极绝缘膜21也可以使用基于ALD法或CVD法的硅氮化膜、或Hf、Zr氧化膜等的High-K绝缘膜而形成，并设定成与绝缘膜10膜厚或相对介电常数不同。由此，能够在场效应晶体管下配置嵌入导电体层11，并且，可以增大嵌入导电体层11与沟道区域之间的耦合电容，或减小嵌入导电体层11与源极层25a以及漏极层25b之间的寄生电容。因此，能够不受到栅电极22或源极接触电极27a、漏极接触电极27b等的配置制约来配置嵌入导电体层11，并且，可以提高基于嵌入导电体层11的阈值控制性能，降低动作时或待机时的消耗功率，并实现SOI晶体管的高速化。而且，如果以膜厚为1nm～20nm的薄的硅氧化膜或硅氮化膜，或者由Al、Zr、Hr等氧化膜构成的High-K绝缘膜形成绝缘膜10，则基于嵌入导电体层11的阈值控制性能会提高，并且，能够得到良好的亚阈值。
然后，通过CVD等方法，在形成有栅极绝缘膜21的第二半导体层3上形成多晶硅层。然后，通过采用光刻技术以及蚀刻技术图案形成多晶硅层，在第二半导体层3上形成栅电极22。这里，在第二半导体层3上形成栅电极22的情况下，可以以避开嵌入导电体层11的端部上方的方式配置栅电极22。而且，还可以将嵌入导电体层11和栅电极22设定成功函数相互不同。例如，作为嵌入导电体层11，可以使用具有N极性或P极性的多晶半导体、非晶半导体、硅化物或者金属；作为栅电极21可以使用具有N极性或P极性的多晶半导体、非晶半导体、硅化物或者与嵌入导电体层11功函数不同的金属栅极。由此，通过组合嵌入导电体层11和栅电极22的杂质极性或浓度，可以将沟道杂质浓度保持较低，并且，能够调整场效应晶体管的阈值。因此，与阈值的高低无关，能够使场效应晶体管的移动性提高、增大导通电流，并且，即使在对第二半导体层3实施了厚膜化的情况下，也能够得到陡峭的亚阈值，由此可降低特性偏差。
接着，通过将栅电极22作为掩模，将As、P、B等杂质离子注入到第二半导体层3内，在第二半导体层3形成分别配置在栅电极24的两侧的由低浓度杂质导入层构成的LDD层23a、23b。然后，通过CVD等方法，在形成有LDD层23a、23b的第二半导体层3上形成绝缘层，然后，通过采用RIE等各向异性蚀刻对绝缘层进行蚀刻，在栅电极24的侧壁形成侧壁(side wall)24a、24b。然后，通过将栅电极22和侧壁24a、24b作为掩模，将As、P、B等杂质离子注入到第二半导体层3内，在第二半导体层3形成分别配置在侧壁24a、24b的侧方的由高浓度杂质导入层构成的源极层25a和漏极层25b。
接着，如图26所示，通过CVD等方法，在栅电极22上堆积层间绝缘层26。然后，在层间绝缘层26上形成背栅接触电极27d，背栅接触电极27d嵌入到层间绝缘层26和嵌入绝缘体13，与嵌入导电体层11连接。而且，在层间绝缘层26上形成嵌入到层间绝缘层26、并分别与漏极层25b以及栅电极22连接的源极接触电极27a、漏极接触电极27b以及栅极接触电极27c。
由此，不仅可以减少第二半导体层3的缺陷产生，还能够在第二半导体层3中形成SOI晶体管，并且，能够以避开SOI晶体管的源极层25a以及漏极层25b下方的方式，将背栅电极配置在沟道下面。因此，不仅能够抑制制造工序的繁杂化，还可以通过背栅电极控制SOI晶体管的有源区域的电位，因此，可以提高亚阈值区域的漏极电流的上升特性，并且，即使在SOI晶体管下面配置了背栅电极的情况下，也可以抑制源极层25a以及漏极层25b的寄生电容的增大。结果，在抑制了成本增加的基础上，能够增大晶体管的导通电流，由此，可实现SOI晶体管的高速化，并且，不仅能够低电压动作，还可以减少截止时的漏电流，从而，减少动作时或待机时的消耗功率。
并且，通过以避开嵌入导电体层11的端部上方的方式，配置栅电极22，即使在与场效应晶体管的沟道区域对应而将嵌入导电体层11配置在场效应晶体管下的情况下，也能够不被栅电极22阻碍地与嵌入导电体层11取得接触，由此，能够从外部控制嵌入导电体层11的电位。
另外，也可以经由栅极接触电极27c以及背栅接触电极27d，电连接栅电极22和嵌入导电体层11。由此，可以进行控制以使背栅电极与栅电极22成为同电位，来提高沟道区域的电势可控性，可以使得亚阈值区域的漏极(drain)电流上升变得急剧。因此，不仅能够抑制芯片尺寸的增大，还可以减少截止时的漏电流，由此，能够降低动作时或待机时的消耗功率，并且，可以实现场效应晶体管的高耐压化。
或者，也可以经由源极接触电极27a以及背栅接触电极27d，电连接源极层25a和嵌入导电体层11，还可以使栅电极22和栅电极22单独地控制嵌入导电体层11的电位。
而且，在上述的实施方式中，对于在形成绝缘膜10之际，为了防止第二半导体层3的表面热氧化，而在第二半导体层3上形成了防止氧化膜5的方法进行了说明，但是，也可以不在第二半导体层3上形成防止氧化膜5而形成绝缘膜10。该情况下，在形成绝缘膜10时形成于第二半导体层3的表面的绝缘膜，也可以通过蚀刻或者研磨进行除去。
权利要求
1.一种半导体装置，包括在半导体层下的一部分形成的第一绝缘体；以避开所述第一绝缘体的方式形成在所述半导体层下，且相对介电常数与所述第一绝缘体不同的第二绝缘体；形成在所述第一绝缘体和所述第二绝缘体下的背栅电极；形成在所述半导体层上的栅电极；和形成于所述半导体层，分别配置在所述栅电极的侧方的源极/漏极层。
2.根据权利要求1所述的半导体装置，其特征在于，还具有连接所述背栅电极和所述栅电极的布线层。
3.一种半导体装置，包括配置在半导体基板上，通过外延生长而成膜的半导体层；局部嵌入在所述半导体基板和所述半导体层之间的第一嵌入绝缘体；以避开所述第一嵌入绝缘体的方式嵌入在所述半导体基板和所述半导体层之间，且相对介电常数与所述第一嵌入绝缘体不同的第二嵌入绝缘体；形成在所述半导体层上的栅电极；和形成于所述半导体层，分别配置在所述栅电极的侧方的源极/漏极层。
4.根据权利要求3所述的半导体装置，其特征在于，所述第一嵌入绝缘体配置在所述栅电极下，所述第二嵌入绝缘体配置在所述源极/漏极层下，与所述第二嵌入绝缘体相比所述第一嵌入绝缘体的相对介电常数大。
5.一种半导体装置，包括配置在半导体基板上，通过外延生长而成膜的第一半导体层；配置在所述第一半导体层上，通过外延生长而成膜的第二半导体层；以分别经由所述第一和第二半导体层的侧壁迂回到所述第一和第二半导体层下的方式配置，在所述半导体基板上支承所述第一和第二半导体层的支承体；以避开所述支承体的方式，嵌入在所述半导体基板与所述第一半导体层之间的第一嵌入绝缘体；以避开所述支承体的方式，嵌入在所述第一半导体层与所述第二半导体层之间，且相对介电常数比所述支承体大的第二嵌入绝缘体；形成在所述第二半导体层上的栅电极；和形成于所述第二半导体层，分别配置在所述栅电极的侧方的源极/漏极层。
6.一种半导体装置的制造方法，包括在半导体基板上成膜第一半导体层的工序；在所述第一半导体层上成膜蚀刻率比所述第一半导体层小的第二半导体层的工序；在所述第二半导体层上成膜具有和所述第一半导体层相同组成的第三半导体层的工序；在所述第三半导体层上成膜具有和所述第二半导体层相同组成的第四半导体层的工序；形成贯通所述第一至第四半导体层使所述半导体基板露出的第一槽的工序；经由所述第一槽在横方向蚀刻所述第一和第三半导体层，以此将分别在所述第二和第四半导体层下配置的第一和第三半导体层的一部分除去的工序；形成支承体的工序，该支承体以经由所述第一槽迂回到所述第二和第四半导体层下的方式配置，在所述半导体基板上支承所述第二和第四半导体层；形成第二槽的工序，该第二槽使形成有所述支承体的所述第一和第三半导体层的至少一部分，从所述第二和第四半导体层露出；经由所述第二槽选择性地蚀刻第一和第三半导体层，以此形成分别除去了所述第一和第三半导体层的第一和第二空洞部的工序；以及形成嵌入绝缘层的工序，该嵌入绝缘层经由所述第二槽分别嵌入到所述第一和第二空洞部，且相对介电常数比所述支承体大。
7.根据权利要求6所述的半导体装置的制造方法，其特征在于，所述半导体基板、所述第二和第四半导体层是Si，所述第一和第三半导体层是SiGe。
8.一种半导体装置，包括通过外延生长形成在半导体基板上的半导体层；以上下夹持在绝缘层中的方式，局部嵌入在所述半导体基板和所述半导体层之间的嵌入导电体层；和以在所述嵌入导电体层上配置沟道的方式形成于所述半导体层的场效应晶体管。
9.根据权利要求8所述的半导体装置，其特征在于，还包括支承体，其被配置成以经由所述半导体层的侧壁从两侧夹入所述嵌入导电体层的方式迂回到场效应晶体管的源极/漏极层下，在所述半导体基板上支承所述半导体层。
10.根据权利要求8或9所述的半导体装置，其特征在于，所述绝缘层是热氧化膜、氧氮化膜或High-K绝缘膜；所述嵌入导电体层是掺杂了杂质的多晶半导体、非晶半导体、金属或合金。
11.根据权利要求8～10中任意一项所述的半导体装置，其特征在于，所述嵌入导电体层具有比所述场效应晶体管的栅电极更向宽度方向延伸的延伸部，还具有经由所述延伸部与所述嵌入导电体层连接的背栅接触电极。
12.根据权利要求8～11中任意一项所述的半导体装置，其特征在于，所述嵌入导电体层与所述场效应晶体管的栅电极，功函数相互不同。
13.根据权利要求8～12中任意一项所述的半导体装置，其特征在于，所述绝缘层与所述场效应晶体管的栅极绝缘膜，膜厚或者相对介电常数相互不同。
14.根据权利要求8～13中任意一项所述的半导体装置，其特征在于，还具有电连接所述场效应晶体管的栅电极和所述嵌入导电体层的布线层。
15.根据权利要求8～13中任意一项所述的半导体装置，其特征在于，还具有电连接所述场效应晶体管的源极层和所述嵌入导电体层的布线层。
16.根据权利要求8～13中任意一项所述的半导体装置，其特征在于，还具有所述场效应晶体管的栅电极和源极层独立地与所述嵌入导电体层电连接的布线层。
17.根据权利要求8～16中任意一项所述的半导体装置，其特征在于，所述嵌入导电体层是具有N极性或P极性的多晶半导体、非晶半导体、硅化物或者金属；所述场效应晶体管的栅电极是具有N极性或P极性的多晶半导体、非晶半导体、硅化物或功函数与所述嵌入导电体层不同的金属栅极。
18.一种半导体装置的制造方法，包括在半导体基板上形成第一半导体层的工序；在所述第一半导体层上形成蚀刻率比所述第一半导体层小的第二半导体层的工序；形成使所述半导体基板从所述第一和第二半导体层露出的第一露出部分的工序；经由所述第一露出部分在横方向蚀刻所述第一半导体层，以此除去所述第二半导体层下的第一半导体层的一部分的工序；形成支承体的工序，其以经由所述第一露出部分迂回到所述第二半导体层下的方式配置，在所述半导体基板上支承所述第二半导体层；形成使所述第一半导体层的一部分从所述第二半导体层露出的第二露出部分的工序；经由所述第二露出部分选择性地蚀刻第一半导体层，以此在所述半导体基板与所述第二半导体层之间形成除去了所述第一半导体层的空洞部的工序；在所述空洞部的上下面形成绝缘膜的工序；以及以通过所述绝缘膜夹持上下的方式，形成嵌入在所述空洞部内的嵌入导电体层的工序。
19.根据权利要求18所述的半导体装置的制造方法，其特征在于，所述半导体基板和所述第二半导体层是Si；所述第一半导体层是SiGe。
20.根据权利要求18或19所述的半导体装置的制造方法，其特征在于，通过化学气相沉积法，形成嵌入在所述空洞部内的嵌入导电体层。
21.根据权利要求18～20中任意一项所述的半导体装置的制造方法，其特征在于，包括形成嵌入在所述空洞部内的嵌入导电体层的工序；以嵌入所述空洞部内的方式，在所述半导体基板上的整个面堆积导电体层的工序；和通过使用各向同性蚀刻或各向异性蚀刻中的至少任意一种，以在所述第二半导体层下残留所述嵌入导电体层的方式，选择性除去所述半导体基板上的导电体层的工序。
22.根据权利要求18～20中任意一项所述的半导体装置的制造方法，其特征在于，包括形成嵌入在所述空洞部内的嵌入导电体层的工序；以嵌入所述空洞部内的方式，在所述半导体基板上的整个面堆积导电体层的工序；和通过回蚀刻所述导电体层的整个面，以在所述第二半导体层下残留所述嵌入导电体层的方式，除去所述半导体基板上的导电体层的工序。
全文摘要
在形成使半导体基板(31)露出的槽(36)后，除去分别配置在半导体层(33、35)下的半导体层(51、52)的一部分，形成使半导体层(33、35)的端部的上下面从半导体层(51、52)分别露出的空隙(60a、60b)，分别经由导体层(33、35)的侧壁，以迂回至半导体层(33、35)下面的方式将支承体(56)嵌入到槽(36、37)内，在半导体基板(31)和半导体层(33)之间形成空洞部(57a)，并在半导体层(33、35)之间形成空洞部(57b)之后，形成嵌入在空洞部(57a、57b)的嵌入绝缘层(39)。由此，能够使基于背栅电极的阈值控制性能提高，并且，可降低与源极/漏极层的寄生电容。
文档编号H01L29/51GK1976061SQ200610154378
公开日2007年6月6日 申请日期2006年9月26日 优先权日2005年10月3日
发明者加藤树理 申请人:精工爱普生株式会社