专利名称：非易失性存储器件及其操作和制造方法
技术领域：
本发明涉及一种半导体器件，更具体而言，涉及一种采用电阻节点(resistive node)的非易失性存储器件及其操作和制造方法。
背景技术：
诸如相变RAM(PRAM)器件或电阻RAM(RRAM)器件的非易失性存储器件通过改变电阻节点的电阻而工作。随着半导体制造对数据容量的要求的提高，要求非易失性存储器件具有更高的集成度和操作位。例如，多位非易失性存储器件逐渐变得具有必要性。
同时，除了大容量外，非易失性存储器件还必须实现高速运行，因为需要更快的数据处理速度处理额外的数据。例如，可以通过块(block)擦除法或闪速擦除法提高闪速存储器件的运行速度。
非易失性存储器件的集成度的提高还使人们致力于其工作电流的降低。但是，采用电阻节点的非易失性存储器件需要比较高的工作电流。工作电流的降低可能影响电阻节点的可变电阻。因此，常规非易失性存储器件在降低工作电流方面存在局限。
例如，PRAM利用由电阻器的晶态变化引起的电阻变化存储数据。但是，需要高电流密度改变PRAM器件的晶态，其限制了最低工作电流。高工作电流将引起短沟道效应，由此阻碍了PRAM集成度的提高。因此，人们已经开始尝试通过降低相变电阻器的晶态变化区的尺寸以低工作电流获得高电流密度。
发明内容
本发明提供了一种非易失性存储器件，其要求的工作电流低，并且实现了高集成度和高速度。
本发明还提供了一种实现非易失性存储器件的高速运行的方法。
本发明还提供了一种经济地制造非易失性存储器件的方法。
根据本发明的一方面，提供了一种非易失性存储器件，其包括半导体衬底；形成于所述半导体衬底的表面上的多个电阻层，其存储可变电阻状态；多个掩埋电极，其形成于位于所述多个电阻层之下的半导体衬底部分上，并分别连接至所述多个电阻层；多个沟道区，其形成于所述半导体衬底的表面上，并使相邻的所述电阻层相互连接，但不连接下部电极；形成于所述半导体衬底的所述沟道区上的栅极绝缘层；以及栅电极，其形成于所述栅极绝缘层上并在所述多个电阻层之上延伸。
第一和第二电阻层可以由电阻状态根据提供至所述第一和第二电阻层的两端的电压而变化的材料构成。此外，所述第一和第二电阻层每者均由从下述集合中选出的至少一种材料构成Nb2O5、掺杂了Cr的SrTiO3、ZrOx、GST(GeSbxTey)、NiO、ZnO、TiO2和HfO。
可以将位于所述半导体衬底上的多条位线分别连接至所述多个掩埋电极。
根据本发明的另一方面，一种非易失性存储器件包括作为多个层叠置的多个单位层结构。所述多个单位层结构中的每一个包括半导体衬底；形成于所述半导体衬底的表面上的多个电阻层，其存储可变电阻状态；多个掩埋电极，其形成于位于所述多个电阻层之下的半导体衬底部分上，并分别连接至所述多个电阻层；多个沟道区，其形成于所述半导体衬底的表面上，并使相邻的所述电阻层相互连接，但不连接下部电极；形成于所述半导体衬底的所述沟道区上的栅极绝缘层；以及栅电极，其形成于所述栅极绝缘层上并在所述多个电阻层之上延伸。
根据本发明的又一方面，提供了一种包括按矩阵排列的多个单位单元的非易失性存储器件。所述单位单元每者均包括包括栅极、源极和漏极的控制器件以及第一电阻节点，所述第一电阻节点的一端连接至一所述控制器件的源极，所述第一电阻节点存储可变电阻状态。此外，所述多个单位单元每者均包括第二电阻节点，所述第二电阻节点的一端连接至一所述控制元件的漏极，所述第二电阻节点存储可变电阻状态。将按多个行排列的多条字线分别公共连接至来自所述多个单位单元的位于每一行内的所述单位单元的所述控制器件的所述栅极。并且将按多个列排列多条位线分别公共连接至位于所述多个单位单元的两个相邻列中的成对的相邻的第一电阻节点和第二电阻节点的另一端。
根据本发明的又一方面，提供了一种操作所述非易失性存储器件的方法。在写入时，向所述多个电阻层中的两个相邻电阻层内存储数据。在闪速擦除时，同时擦除存储在所述多个电阻层中的预定数量的电阻层内的数据。
在这种情况下，所述闪速擦除包括向所述栅电极施加导通电压；以及向连接至两个电阻层的掩埋电极之间施加擦除电压，所述两个电阻层位于所述预定数量的电阻层的两个边缘处。
根据本发明的制造方法包括下述步骤在半导体衬底的表面上界定多个沟道区；以及在位于所述多个沟道区之间的所述半导体衬底内形成多个掩埋电极，并使其深于所述多个沟道区。在所述多个掩埋电极上形成多个用于存储可变电阻状态的电阻层，并使其连接至所述多个沟道区的末端。在所述半导体衬底的所述沟道区上形成栅极绝缘层。在所述栅极绝缘层上形成栅电极，其在所述多个电阻层之上延伸。
通过参考附图详细描述本发明的示范性实施例，本发明的上述和其他特征和优点将变得显而易见，附图中图1是说明根据本发明实施例的非易失性存储器件的布局的电路图；图2是示意性地示出了根据本发明的实施例的非易失性存储器件的结构的透视图；图3是示出了图2的非易失性存储器件的截面图；图4是说明根据本发明的实施例的非易失性存储器件的电阻节点的电压-电流特性的曲线图；图5是说明根据本发明的实施例的非易失性存储器件的写入的电路图；图6是说明根据本发明的实施例的非易失性存储器件的写入的截面图；图7是说明根据本发明的实施例的非易失性存储器件的闪速擦除的电路图；图8是说明根据本发明的实施例的非易失性存储器件的闪速擦除的截面图；图9是示意性地示出了根据本发明的另一实施例的非易失性存储器件的结构的透视图；以及图10到图15是说明根据本发明另一实施例的非易失性存储器件的制造方法的截面图。
具体实施例方式
现在将参考附图更为充分地描述本发明，附图中展示了本发明的示范性实施例。但是，可以以很多不同的形式体现本发明，而不应将本发明视为局限于本文所阐述的实施例；相反，提供这些实施例的目的在于使本发明的公开彻底、全面，并向本领域技术人员充分传达本发明的原理。在附图中，为了清晰起见夸大了层和区域的厚度。
根据本发明的实施例的非易失性存储器件可以采用电阻节点或电阻层存储数据。因此，可以参考电阻节点类型或电阻层类型自由描述根据本发明的实施例的非易失性存储器件。例如，非易失性存储器件可以包括PRAM器件或RRAM器件，但是本发明的范围不局限于此。
图1是说明根据本发明实施例的非易失性存储器件的布局的电路图。
参考图1，所述非易失性存储器件包括按矩阵布置的多个单位单元C11、C12、C13、C21、C22、C23、C31、C32和C33。可以通过多条位线BL1、BL2、BL3和BL4以及多条字线WL1、WL2和WL3界定所述单位单元C11、C12、C13、C21、C22、C23、C31、C32和C33，每一单位单元包括控制器件CT、第一电阻节点R1和第二电阻节点R2。
控制器件CT可以包括栅极G、源极S和漏极D。可以将第一电阻节点R1的一端连接至控制器件CT的源极S，可以将第二电阻节点R2的一端连接至控制器件CT的漏极D。所述多条字线WL1、WL2和WL3位于不同的行，并且公共连接至对应行的控制器件CT的栅极G。所述多条位线BL1、BL2、BL3和BL4形成不同的列，并且公共连接至相邻的第一电阻节点R1和第二电阻节点R2。
例如，第一字线WL1可以位于第一行，并公共连接至单位单元C11、C12和C13的控制器件CT的栅极G。与第一字线WL1类似，第二字线WL2和第三字线WL3可以分别位于第二和第三行。
而且，第一位线BL1可以公共连接至第一列的单位单元C11、C21、C31的第一电阻节点R1的另一端。第二位线BL2可以公共连接至第一列的单位单元C11、C21、C31的第二电阻节点R2的另一端和第二列的单位单元C12、C22、C32的第一电阻节点R1的另一端。可以将与第一位线BL1和第二位线BL2类似的规则应用到第三位线BL3和第四位线BL4上。
控制器件CT起着开关器件的作用，其可以包括MOSFET(金属氧化物半导体场效应晶体管)。栅极G可以控制源极S和漏极D之间的电连接。例如，在向栅极G提供导通电压时，源极S和漏极D发生电连接。对源极S和漏极D的标定只是根据电流做出的形式上的分类，可以自由改变这样的名称。
第一电阻节点R1和第二电阻节点R2可以以可变电阻状态的形式存储数据位。例如，电阻节点R1和R2可以具有低电阻状态和高电阻状态，其可以分别对应于数据“0”和“1”。
电阻节点R1和R2可以包括电阻根据在两端之间施加的电压而发生变化的材料。这一材料至少是从下述集合中选出的一种Nb2O5、掺杂了Cr的SrTiO3、ZrOx、GST(GeSbxTey)、NiO、ZnO、TiO2和HfO。例如，由于GST的电阻根据其晶态发生改变，因此可以将其用于PRAM器件。作为另一个例子，由于Nb2O5、掺杂了Cr的SrTiO3、NiO或ZnO的电阻在其晶态不发生改变的情况下而发生变化，因此可以将它们用于RRAM器件。
图4是说明根据本发明的实施例的非易失性存储器件的电阻节点的电压-电流特性的曲线图。参考图4，将对用于RRAM器件的电阻节点的电压-电流特性予以更为详细的说明。在这一例子中，将NiO用于所述电阻节点，如果将其他材料用于电阻层，那么曲线图可能随之不同。但是，其公共点在于电阻根据所施加的电压而变化。
参考图4，就NiO而言，在向电阻节点(曲线10)提供初始电压时，低电流发生流动直到达到设定电压，例如，4.5V。也就是说，电阻节点具有高电阻(复位状态)。但是，当超过设定电压时，电流急剧升高。在提供大于设定电压的电压之后，一旦再次从零开始提供电压(曲线20)，产生高电流。换言之，电阻节点表现出低电阻(设定状态)。但是，当电压再次提高至大于复位电压时，电流急剧降低(曲线30)。换言之，电阻节点的电阻回复到复位状态，表现出高电阻。如果电压在到达设定电压之前连续增大(曲线40)，那么曲线将变得与初始复位状态相同。
上述描述表明，利用诸如设定电压或复位电压的阈值电压作为界限改变了电阻节点的电阻率，并且即使在停止了电压供应之后也能在某一电压范围内保持电阻率变化。因此，可以将电阻节点用作非易失性存储器件的存储媒介。
作为例子，将参考图4描述的电阻节点用于RRAM器件，用于PRAM器件的电阻节点可以按照另一种方式发生电阻变化。将用于PRAM器件的电阻节点称为相变电阻器，其电阻变化特性对于本领域技术人员是公知的，因此不再对其予以说明。
显然，单位单元C11、C12、C13、C21、C22、C23、C31、C32和C33的数量仅起到举例说明的作用，本领域技术人员可以对其任意改变。因而，可以改变位线BL1、BL2、BL3和B4以及字线WL1、WL2和WL3的数量。而且，当前实施例中的行和列也是说明性的。此外，显然位线BL1、BL2、BL3和BL4以及字线WL1、WL2和WL3未必一定是直线，即使它们是按行和列排列的。
图2是示意性地示出了根据本发明的实施例的非易失性存储器件的结构的透视图，图3是示出了图2的非易失性存储器件的截面图。图2和图3中所示的非易失性存储器件的结构对应于图1所示的非易失性存储器件的电路布置，将不再重复相同的描述。
参考图3，所述非易失性存储器件包括为了方便描述起见没有在图2中示出的半导体衬底102。半导体衬底102可以是硅(Si)晶片、锗(Ge)晶片或金属-绝缘体过渡(MIT)材料。例如，所述MIT材料可以包括诸如V2O5或TiOx的过渡金属氧化物。可以通过施加高于阈值电压的电压使MIT材料从绝缘体变为金属。可以采用MIT材料形成多层半导体器件，在下文中将对其予以说明。
参考图2和图3，使多个能够存储可变电阻状态的电阻层122、124、126和128中的每者均形成于在半导体衬底102上。在半导体衬底102上的相应的电阻层122、124、126和128之下形成多个掩埋电极112、114、116和118。在半导体衬底102的表面上形成多个沟道区104，以连接相邻成对的电阻层122、124、126和128。栅极绝缘层130形成于沟道区104上，并且可以在电阻层122、124、126和128上延伸。还可以在半导体衬底102上形成位线BL1、BL2、BL3和BL4。
可以将掩埋电极112、114、116和118掩埋到半导体衬底102内。掩埋电极112、114、116和118可以对应于图1的源极S或漏极D。也就是说，也可以将掩埋电极112、114、116和118交替称为源极S和漏极D。由于其位置关系，可以将掩埋电极112、114、116和118称为下部电极。
可以通过在半导体衬底102内掺杂杂质形成掩埋电极112、114、116和118。在这种情况下，当半导体衬底102掺有具有第一导电类型的杂质时，可以以具有第二导电类型的杂质掺杂掩埋电极112、114、116和118。通过这样做，掩埋电极112、114、116和118可以与半导体衬底102形成二极管结。所述第一导电类型和第二导电类型可以是n型或p型。
作为另一个例子，掩埋电极112、114、116和118可以包括金属层或金属硅化物层。在这种情况下，掩埋电极112、114、116和118可以与半导体衬底102形成肖特基结。肖特基结可以对在掩埋电极112、114、116和118与半导体衬底102之间流动的电流整流。
所述多个电阻层122、124、126和128可以对应于图1的电阻节点R1和R2。例如，电阻层122、124、126和128每者均具有这样的结构，即在所述结构中，图1的第一电阻节点R1和第二电阻节点R2相互直接连接。也就是说，电阻层122、124、126和128的左侧部分对应于第二电阻节点R2，电阻层122、124、126和128的右侧部分对应于第一电阻节点R1。显然，尽管图示中电阻层122、124、126和128与半导体衬底102的表面平齐，但是它们可以向外突出。电阻层122、124、126和128可以指代图1中的电阻节点R1和R2，将不再对这一点重复说明。
多个沟道区104位于电阻层122、124、126和128之间，并使电阻层122、124、126和128相互连接。由于沟道区104在导通状态起着导电层的作用，因此可以将它们用作电极。例如，第一沟道区104可以是第一电阻层112和第二电阻层124的公共上部电极。但是，由于只能通过掩埋电极112、114、116和118为沟道区104提供能量，因此沟道区104不能作为独立电极工作。
栅极绝缘层130使栅电极132与沟道区104绝缘，并且其也在电阻层122、124、126和128之上延伸，由此使电阻层122、124、126和128也与栅电极132绝缘。可以根据工作电压适当选择栅极绝缘层130的厚度，在图2和图3中夸大了其厚度。栅电极132对应于图1的栅极G。栅电极132可以包括诸如多晶硅层或金属层的导电材料。
在栅电极132上形成位线BL1、BL2、BL3和BL4，其间插置层间绝缘层160。位线BL1、BL2、BL3和BL4分别连接至掩埋电极112、114、116和118。位线BL1、BL2、BL3和BL4可以垂直于栅电极132，即平行于掩埋电极112、114、116和118延伸。位线BL1、BL2、BL3和BL4也可以包括金属层。
上述非易失性存储器件具有下述结构特性。
首先，可以显著降低电阻层122、124、126和128与沟道区104之间的接触面积。例如，当电阻层122、124、126和128包括相变电阻器时，仅围绕接触沟道区104的点发生相变。于是，可以减小相变区域，极大提高电流密度。因而，能够借助低工作电流向相变区域提供用于相变的足够的电流密度。常规PRAM器件中的相变区占据大约103～104nm2。但是，在本发明的当前实施例中，由于沟道区104可以具有大约1～2nm的厚度和大约100nm的宽度，因此相变区域可以具有大约100～200nm2的面积，其比常规相变区域小得多，并实现了低得多的工作电流，例如，1/10或更低的复位电流。
其次，能够提高非易失性存储器件的集成度。常规存储器件采用单独的平行形成的控制器件和电极结构，而根据本发明的非易失性存储器件则采用集成的控制器件和电极结构。换言之，沟道区104起着上部电极的作用，电阻层122、124、126和128直接接触沟道区104，不存在插置于其间的导电层。因此，可以在常规控制器件所占据的面积内形成整个非易失性存储器件，从而实现了集成度的提高。
现在将描述当前非易失性存储器件的工作特性。
图5是说明根据本发明的实施例的非易失性存储器件的写入的电路图，图6是说明根据本发明的实施例的非易失性存储器件的写入的截面图。
参考图5，在写入时，将数据存储在所选择的两个单位单元C21和C23的电阻节点R1和R2内。向第二字线WL2提供导通电压，由此导通第二行中的单位单元C21、C22和C23的所有控制器件CT。而且，在第一位线BL1和第二位线BL2之间，以及第三位线BL3和第四位线BL4之间施加写入电压。因而，第一和第二电流I1和I2分别流过所选择的单位单元C21和C23。这样允许改变所选择的单位单元C21和C23的电阻节点R1和R2的电阻状态。可以根据电阻节点R1和R2的类别适当选择写入电压。
参考图6，由于第一电流I1在第一位线BL1和第二位线BL2之间流动，因此可以改变第一电阻层122的右侧部分和第二电阻层124的左侧部分的电阻状态。类似地，由于第二电流I2在第三位线BL3和第四位线BL4之间流动，因此可以改变第三电阻层126的右侧部分和第四电阻层128的左侧部分的电阻状态。
通过依次向选自位线BL1、BL2、BL3和BL4的两个相邻位线施加写入电压，实现对所有或部分单位单元的写入。
图7是说明根据本发明的实施例的非易失性存储器件的闪速擦除的电路图，图8是说明根据本发明的实施例的非易失性存储器件的闪速擦除的截面图。
参考图7，在闪速擦除时，能够一次擦除存储在第二行的多个单位单元C21、C22和C23的电阻节点R1和R2内的所有数据。尽管在图7中示出了三个单位单元C21、C22和C23，但是可以一次擦除更多的单位单元。
在这种情况下，向第二字线WL2提供导通电压，由此导通第二行中的单位单元C21、C22和C23的所有控制器件CT。之后，在排列于第二行中的单位单元C21、C22和C23的外围向第一位线BL1和第四位线BL4之间施加擦除电压。其引起第三电流I3流过第二行中的单位单元C21、C22和C23，从而擦除了存储在第一电阻节点R1和第二电阻节点R2内的数据。擦除电压与所要擦除的单位单元的数量成正比。在这种情况下，可以以低工作电流对多个单位单元C21、C22和C23进行一次性全部擦除。
参考图8，在第一位线BL1和第四位线BL4之间诱导出第三电流I3，从而能够一次擦除存储在电阻层122、124、126和128内的所有数据。
本发明的当前实施例实现了高速闪速擦除速度。因此，能够提高非易失性存储器件的运行速度。
同时，本发明的另一实施例通过使对图5的第一电阻节点R1和第二电阻节点R2的写入不同而实现了非易失性存储器件的多位操作。例如，改变第一位线BL1和第二位线BL2之间的电流方向，以改变第一电阻节点R1和第二电阻节点R2的写入状态。
图9是示意性地示出了根据本发明的另一实施例的非易失性存储器件的结构的透视图。图9的非易失性存储器件具有包括多个叠置单元层的结构，其中将图2和图3所示的非易失性存储器件视为单元层。因此，图9中所示的非易失性存储器件的单元层结构等同于参照图2和图3描述的结构，因此不再重复对其的描述。
参考图9，依次叠置多个单元层结构100a、100b、100c和100d。第一单元层结构100a的半导体衬底102a可以是硅晶片或锗晶片，而第二、第三和第四单元层结构100b、100c和100d的半导体衬底102b、102c和102d可以是MIT材料。因而，可以采用材料层淀积容易地形成第二、第三和第四半导体衬底102b、102c和102d。可以通过绝缘层135使半导体衬底102a、102b、102c和102d相互隔开。
单元层结构100a、100b、100c和100d的叠置层结构比典型的单层结构允许更高的集成度。此外，单元层结构100a、100b、100c和100d的沟道区104相互连接，栅电极132相互连接。因此，在相同的面积内能够极大提高在半导体衬底102a上形成的单位单元的数量。
图10到图15是说明根据本发明另一实施例的非易失性存储器件的制造方法的截面图。
参考图10，在半导体衬底102的表面上形成初级沟道区104′。之后，在半导体衬底102上形成暴露半导体衬底102的预定部分152的掩模图案150。例如，在形成氧化硅层(未示出)之后，可以采用光刻和蚀刻对氧化硅层构图，由此形成掩模图案150。
参考图11，利用掩模图案150对所暴露的图10的半导体衬底102的预定部分152进行蚀刻，以形成多个沟槽155。例如，采用掩模图案150作为蚀刻阻挡层，从而通过干法蚀刻形成沟槽155。这样做分隔了初级沟道区104′，界定了多个沟道区104。
参考图12，围绕沟槽155的底部形成比沟道区104深的导电层(未示出)，由此形成多个掩埋电极112和114。例如，围绕沟槽155的底部向半导体衬底102内掺杂杂质，由此形成导电层。作为另一个例子，可以围绕沟槽155的底部在半导体衬底102上形成金属层或金属硅化物层，以形成导电层。在这种情况下，在形成导电层之前可以在沟槽155的侧壁上形成间隔体绝缘层(未示出)，从而防止金属层或金属硅化物层形成暴露沟道区104的沟槽155的侧壁。
参考图13，在掩埋电极112和114上形成多个电阻层122和124。将电阻层122和124连接至沟道区104的端部。例如，形成覆盖掩埋电极112和114并填充沟槽155的电阻层材料，之后对其平面化以形成电阻层122和124。
参考图14，在半导体衬底102上形成栅极绝缘层130。例如，在沟道区104上形成栅极绝缘层130，其在电阻层122和124之上延伸。
之后，在栅极绝缘层130上形成栅电极132。栅电极可以在电阻层122和124之上延伸，并且可以将其构图为多条线。
参考图15，在栅电极132上形成层间绝缘层160。层间绝缘层160可以包括氧化硅层或氮化硅层。之后，在层间绝缘层160上形成多条位线BL1和BL2。位线BL1和BL2可以沿与栅电极132不同的方向延伸，例如平行于掩埋电极112和114。例如，在层间绝缘层160上形成金属层(未示出)，并对其构图以形成位线BL1和BL2。
所述的制造非易失性存储器件的方法允许同时形成控制器件和电极结构。因此，在制造过程中需要的光刻更少，从而降低了制造成本。而且，所述的制造非易失性存储器件的方法可以采用常规制造技术。因此，本发明的制造非易失性存储器件的方法非常经济。
尽管已经参考其示范性实施例特别展示和描述了本发明，但是本领域的普通技术人员将要理解，可以在其中做出多种形式和细节上的变化而不脱离由权利要求所限定的本发明的精神和范围。
权利要求
1.一种非易失性存储器件，包括半导体衬底；每者均形成于所述半导体衬底的表面上的多个电阻层，其存储可变电阻状态；多个掩埋电极，其形成于位于所述多个电阻层之下的半导体衬底部分内，并分别连接至所述多个电阻层；多个沟道区，其形成于所述半导体衬底的表面上，并使相邻的所述电阻层相互连接，但不连接所述下部电极；形成于所述半导体衬底的所述沟道区上的栅极绝缘层；以及栅电极，其形成于所述栅极绝缘层上，并在所述多个电阻层之上延伸。
2.根据权利要求1所述的非易失性存储器件，其中，所述第一和第二电阻层包括电阻状态根据提供至所述第一和第二电阻层的两端的电压而变化的材料。
3.根据权利要求2所述的非易失性存储器件，其中，所述第一和第二电阻层每者均由从下述集合中选出的至少一种材料构成Nb2O5、掺杂了Cr的SrTiO3、ZrOx、GST、NiO、ZnO、TiO2和HfO。
4.根据权利要求1所述的非易失性存储器件，其中，所述栅极绝缘层在所述多个电阻层之上延伸。
5.根据权利要求1所述的非易失性存储器件，还包括位于所述半导体衬底上的分别连接至所述多个掩埋电极的多条位线。
6.根据权利要求5所述的非易失性存储器件，其中，所述多条位线沿不同于所述栅电极的方向延伸。
7.根据权利要求5所述的非易失性存储器件，其中，所述多条位线形成于所述栅电极上，其间插置着层间绝缘层。
8.根据权利要求1所述的非易失性存储器件，其中，通过在所述半导体衬底的部分内掺杂杂质形成所述多个掩埋电极。
9.根据权利要求8所述的非易失性存储器件，其中，所述半导体衬底掺杂有第一导电类型的杂质，所述多个掩埋电极掺杂有第二导电类型的杂质。
10.根据权利要求1所述的非易失性存储器件，其中，所述半导体衬底由金属-绝缘体过渡材料形成，所述材料仅当提供高于阈值电压的电压时才具有导电性。
11.根据权利要求1所述的非易失性存储器件，其中，所述多个掩埋电极包括金属层或金属硅化物层。
12.根据权利要求1所述的非易失性存储器件的操作方法，包括向所述多个电阻层中的两个电阻层进行写入操作，以存储数据；以及进行闪速擦除，从而同时擦除存储在所述多个电阻层中的预定数量的电阻层内的数据。
13.根据权利要求12所述的方法，其中，所述写入包括向所述栅电极施加导通电压；以及向连接至所述两个相邻的电阻层的掩埋电极之间施加写入电压。
14.根据权利要求12所述的方法，其中，所述闪速擦除包括向所述栅电极施加导通电压；以及向连接至位于所述预定数量的电阻层的两个边缘处的两个电阻层的掩埋电极之间施加擦除电压。
15.一种制造非易失性存储器件的方法，包括在半导体衬底的表面上界定多个沟道区；在位于所述多个沟道区之间的所述半导体衬底内形成多个掩埋电极，并使其深于所述多个沟道区；在所述多个掩埋电极上形成多个用于存储可变电阻状态的电阻层，并使其连接至所述多个沟道区的末端；在所述半导体衬底的所述沟道区上形成栅极绝缘层；以及在所述栅极绝缘层上形成栅电极，并使其在所述多个电阻层之上延伸。
16.根据权利要求15所述的方法，其中，所述的多个掩埋电极的形成包括形成掩模图案，所述掩模图案暴露位于所述多个沟道区之间的所述半导体衬底的部分；蚀刻由所述掩模图案暴露的所述半导体衬底的部分，以形成多个沟槽；以及围绕所述多个沟槽的底部形成多个导电层，并使其深于所述多个沟道区。
17.根据权利要求16所述的方法，其中，所述的多个导电层的形成包括在围绕所述多个沟槽的底部的所述半导体衬底部分的周围掺杂杂质。
18.根据权利要求16所述的方法，其中，所述的多个导电层的形成包括在围绕所述多个沟槽的底部的所述半导体衬底部分上形成金属层或金属硅化物层。
19.根据权利要求16所述的方法，其中，所述的多个电阻层的形成包括在所述多个导电层上覆盖填充所述多个沟槽的材料，从而将所述多个电阻层连接至所述多个沟道区的末端。
20.根据权利要求15所述的方法，其中，所述第一和第二电阻层的电阻状态根据施加至所述第一和第二电阻层的两端的电压而变化，所述第一和第二电阻层由从下述集合中选出的至少一种材料构成Nb2O5、掺杂了Cr的SrTiO3、ZrOx、GST、NiO、ZnO、TiO2和HfO。
21.根据权利要求15所述的方法，还包括在所述栅电极上形成层间绝缘层；以及在所述层间绝缘层上形成多条位线，所述多条位线分别连接至所述多个掩埋电极。
22.根据权利要求15所述的方法，其中，所述半导体衬底包括金属-绝缘体过渡材料，所述金属-绝缘体过渡材料仅当提供阈值电压时才具有导电性。
23.一种非易失性存储器件，包括按照矩阵排列的多个单位单元，每一所述单位单元包括包括栅极、源极和漏极的控制器件；一端连接到所述控制器件的所述源极，并存储可变电阻状态的第一电阻节点；以及一端连接到所述控制器件的所述漏极，并存储可变电阻状态的第二电阻节点；按多个行排列的多条字线，其分别公共连接至所述多个单位单元中的位于每一行内的所述单位单元的所述控制器件的所述栅极；以及按多个列排列多条位线，其分别连接至位于所述多个单位单元的相邻列中的成对的相邻的第一电阻节点和第二电阻节点的另一端。
24.根据权利要求23所述的非易失性存储器件，其中，所述第一和第二电阻层包括电阻状态根据提供至所述第一和第二电阻层的两端的电压而变化的材料。
25.根据权利要求24所述的非易失性存储器件，其中，所述第一和第二电阻节点由从下述集合中选出的至少一种材料构成Nb2O5、掺杂了Cr的SrTiO3、ZrOx、GST、NiO、ZnO、TiO2和HfO。
26.根据权利要求23所述的非易失性存储器件，其中，所述控制器件为金属氧化物半导体场效应晶体管。
27.根据权利要求23所述的非易失性存储器件，其中，所述多个单位单元中的位于同一行内的相邻所述单位单元的相邻的所述第一电阻节点的另一端和所述第二电阻节点的另一端直接相互连接。
28.一种非易失性存储器件，其包括作为多个层叠置的多个单元层结构，所述多个单元层结构中的每一个包括半导体衬底；每者均形成于所述半导体衬底的表面上的多个电阻层，其存储可变电阻状态；多个掩埋电极，其形成于位于所述多个电阻层之下的半导体衬底部分上，并分别连接至所述多个电阻层；多个沟道区，其形成于所述半导体衬底的所述表面上，并使相邻的所述电阻层相互连接，但不连接所述下部电极；形成于所述半导体衬底的所述沟道区上的栅极绝缘层；以及栅电极，其形成于所述栅极绝缘层上并在所述多个电阻层之上延伸。
29.根据权利要求28所述的非易失性存储器件，其中，所述第一和第二电阻层的所述电阻状态根据施加到所述第一和第二电阻层的两端的电压变化。
30.根据权利要求29所述的非易失性存储器件，其中，所述多个单元层结构的所述第一和第二电阻层每者均由从下述集合中选出的至少一种材料构成Nb2O5、掺杂了Cr的SrTiO3、ZrOx、GST、NiO、ZnO、TiO2和HfO。
31.根据权利要求28所述的非易失性存储器件，其中，所述多个单元层结构中的第一个的所述半导体衬底包括硅晶片，依次排下来的所述单元层结构的半导体衬底包括金属-绝缘体过渡材料。
32.根据权利要求28所述的非易失性存储器件，其中，所述多个单元层结构的所述半导体衬底相互连接，所述多个单元层结构的所述栅电极相互连接。
全文摘要
一种非易失性存储器件及其操作和制造方法提供了高集成度和高速度，同时允许低工作电流。所述非易失性存储器件包括半导体衬底。在所述半导体衬底的表面上形成电阻层，所述电阻层每者均存储可变电阻状态。在位于所述电阻层之下的所述半导体衬底上形成掩埋电极，并将其分别连接至所述电阻层。在所述半导体衬底的表面上形成沟道区，其使相邻的所述电阻层相互连接，但不连接下部电极。在所述半导体衬底的所述沟道区上形成栅极绝缘层。在所述栅极绝缘层上形成栅电极，其在所述电阻层之上延伸。
文档编号H01L21/822GK101060129SQ20061017171
公开日2007年10月24日 申请日期2006年12月19日 优先权日2006年4月21日
发明者朴允童, 李明宰, 金东徹, 安承彦 申请人:三星电子株式会社