专利名称：非易失性存储装置及其操作和制造方法
技术领域：
本发明涉及一种非易失性存储装置，更具体地，涉及一种具有凹入型控 制栅极的非易失性存储装置，以及其操作和制造方法。
背景技术：
随着半导体产品尺寸减小和速度增加，用于半导体产品的非易失性存储
装置的操作速度和集成度也增加了。因而，具有3维结构的非易失性存储装 置替代了具有平面结构的传统非易失性存储装置。例如，具有3维结构的非 易失性存储装置可以包括延伸进入半导体基底内的凹入型控制栅极。
具有3维结构的非易失性存储装置比具有平面结构的传统非易失性存储 装置具有更大的沟道区，因此具有增加的操作电流，结果增加了非易失性存 储装置的速度。
但是，由于仍然具有大的掺杂区，例如源区和漏区，所以具有3维结构 的非易失性存储装置受到其集成度可增加程度的限制。具体地，具有NAND 结构的对于集成度有利的非易失性存储装置具有大的交替布置的源区和漏 区，使得所述存储装置受到其集成度可增加程度的限制。
图1是传统的非易失性存储装置的电路图。参考图l，字线WL和位线 BL相互交叉。存储器晶体管Tm的源极和漏极(未图示)连接到位线BL。 存储晶体管Tm的控制栅极连接到字线WL。具有上述结构的传统非易失性 存储装置可以被称为氮化物可编程只读存储器(NROM)装置。NROM装置 的位线WL具有大的掺杂区，这使NROM装置的集成度不能够增加。
发明内容
本发明公开了一种可以增加其集成度的非易失性存储装置。 本发明还公开了一种可以增加其集成度的非易失性存储装置的操作方法。
本发明还公开了一种可以增加其集成度的非易失性存储装置的制造方
法
根据本发明的一个方面，公开了一种非易失性存储装置，包括在半导
体基底上形成的多个第一控制栅极；在两个相邻的第一控制栅极之间形成并
且凹入半导体基底从而布置在多个第一控制栅极的底部下面的多个第二控
制栅极；布置在半导体基底和多个第一控制栅极之间的多个第 一存储节点 膜；布置在半导体基底和多个第二控制栅极之间的多个第二存储节点膜；和 被界定在半导体基底内以便顺序延伸跨过多个第一控制栅极和多个第二控 制栅极的多个位线区。
位线区是半导体基底内的掺杂区。
非易失性存储装置还可以包括在多个第 一栅极下面的半导体基底表面 附近界定的多个第一沟道区；和界定在半导体基底表面附近的多个第二沟道 区，每个包围多个第二控制栅极并且界定在两个相邻位线区之间。
多个第一沟道区和第二沟道区在相互隔开。
根据本发明的一个方面，公开了一种操作非易失性存储装置的方法，包 括对多个第一和第二控制栅极至少之一施加编程电压，并且在两个相邻的 位线区之间施加操作电压。
根据本发明的一个方面，公开了一种制造非易失性存储装置的方法，包 括在半导体基底内形成多个沟槽；在半导体基底内形成多个位线区以便顺 序延伸跨过多个沟槽；在多个沟槽之间的半导体基底表面上形成多个第一存 储节点膜；在多个第一存储节点膜上形成多个第一控制栅极；并且在多个第 二存储节点膜上形成多个第二控制栅极，以便被布置在多个第一控制栅极的 底部的下面并且被凹入。
通过参考附图详细描述本发明的典型实施例，本发明的上述和其它特征 和优点将变得更为显见，其中
图l是传统非易失性存储装置的电路图2是示出根据本发明实施例的非易失性存储装置的透视图。
图3是示出在图2中所示出的非易失性存储装置的布局图4是沿在图2中所示出的非易失性存储装置的IV-IV，线所取的截面
图5和6是示出根据本发明实施例的操作非易失性存储装置方法的布局
图；并且
图7至9是示出根据本发明实施例的非易失性存储装置的制造方法的透视图。
具体实施例方式
现将参考附图更充分地描述本发明，其中示出了本发明的典型实施例。 但是本发明可以以许多不同的形式实施，不应解释为限于在此提出的实施 例，相反公开这些实施例使得本公开更为彻底和完整，并且对本领域的技术 人员充分表达本发明的概念。在附图中，为清楚起见，夸大了层和区的厚度。
图2是示出根据本发明的实施例的非易失性存储装置的透视图。图3是 示出在图2中示出的非易失性存储装置的布局图。图4是沿在图2中示出的 非易失性存储装置的IV-IV，线所取的截面图。
现将参考图2至图4描述根据当前实施例的非易失性存储装置。非易失 性存储装置包括多个第一控制栅极150a和多个第二控制栅极150b。多个第 一存储节点膜130a布置在多个第一控制栅极150a和半导体基底105之间。 多个第二存储节点膜130b布置在多个第二控制栅极150b和半导体基底105 之间。位线区160被界定在半导体基底105内，以便所述位线区延伸跨过第 一和第二控制栅极150a和150b。
第一控制栅极150a和第二控制栅极150b可以被交替布置以便具有不同 的深度。例如，具有与第一控制栅极150a不同深度的第二控制栅极150b可 以布置在两个相邻的第一控制栅极150a之间。在本发明的实施例中，第一 控制栅极150a和第二控制栅极150b的数量并不仅限于此。例如，图2可以 示出非易失性存储装置的单元区，其中第二控制栅极150b可以进一步形成 在左沟槽110内。
第一控制栅极150a可以形成于半导体基底105上。第二控制栅极150b 可以凹入半导体基底105内。因此，第一控制栅极150a和第二控制栅极150b 互相被布置在不同的平面上。例如，第一控制栅极150a可以被称为平面型 控制栅极。第二控制栅极150b可以被称为凹入或沟槽型控制栅极。但是， 在本实施例中所使用的名称并不仅限于此。
在本发明当前实施例的非易失性存储装置中，第一控制栅极150a和第 二控制栅极150b可以被用作字线，并且被控制使得第一和第二存储节点膜
130a和130b可以编程或纟察除数据。在半导体基底105内形成的位线区160 可以被用作位线。
在本发明当前实施例的非易失性存储装置的单元区内，装置隔离膜可以 不被布置在第一和第二控制栅极150a和150b之间和在位线区160之间。但 是，装置隔离膜可以形成在单元区外部的周边区内。第一和第二控制栅极 150a和150b之一和两个相邻的位线区160之一可以形成单位单元。
更详细地，半导体基底105可以包括体半导体晶片，例如硅晶片、锗晶 片、或硅-锗晶片。或者，半导体基底105还可以包括在体半导体晶片上的 半导体外延层。第一和第二存储节点膜130a和130b可以包括氮化硅层、金 属点或硅点、或金属或硅的纳米晶体以存储电荷。第一和第二控制栅极150a 和150b可以包括多晶硅层、金属层、或金属硅化物层。
参考图4，位线区160可以连续延伸跨过第一和第二控制栅极150a和 150b。位线区160可以是在半导体基底105内形成的掺杂区。位线区160可 以被掺杂导电类型的杂质，该杂质的导电类型不同于所述半导体基底105的 杂质的导电类型。例如，当半导体基底105用p型杂质掺杂时，位线区160 可以用n型杂质掺杂。位线区160可以在半导体基底105的表面内形成至预 定深度。
或者，多个第一隧穿绝缘膜120a布置在第一存储节点膜130a和半导体 基底105之间。多个第一阻挡绝缘膜140a可以布置在第一存储节点膜130a 和第一控制栅极150a之间。或者，多个第二隧穿绝缘膜120b布置在第二存 储节点膜130b和半导体基底105之间。多个第二阻挡绝缘膜140b可以布置 在第二存储节点膜130b和第二控制栅极150b之间。
第一和第二隧穿绝缘膜120a和120b可以包括允许电荷隧穿的绝缘膜， 例如氧化膜、氮化膜、或高k介电膜。第一和第二阻挡绝缘膜140a和140b 可以包括适当的绝缘膜，例如氧化膜、氮化膜、或高k介电膜。
第二控制栅极150b可以布置得比第一控制栅极150a的底部低，使得第 一和第二控制栅极可以避免相互电连接。多个第一沟道区(未图示)可以形
成在第一控制栅极150a下面的半导体基底105的表面附近，并且可以布置 在位线区160之间。多个第二沟道区(未图示)可以形成在第二控制栅极150b 下面的半导体基底105的表面附近，并且可以布置在位线区160之间。第一 和第二控制栅极150a和150b垂直于半导体基底105相互隔开，使得第一和
第二沟道区可以相互隔开。
当打开电压施加到第一和第二控制栅极150a和150b上时，第一和第二 沟道区可以作为允许在位线区160之间电流流动的沟道操作。因此，位线区 160可以纟皮一尔为源区或漏区。
在根据本发明当前实施例的非易失性存储装置中，作为字线操作的第一 和第二控制栅极150a和150b垂直于半导体基底105相互隔开，并且在平面 图上相互接近。因此，非易失性存储装置的单位单元的平面部分接近传统非 易失性存储装置单位单元的一半面积。因此，根据本发明当前实施例的非易 失性存储装置可以具有为传统非易失性存储装置大约2倍的集成度。
图5和6是示出根据本发明实施例的非易失性存储装置的操作方法的平 面图。参考图5，编程电压Vp施加到第一控制电极150a之一。操作电压VDS 施加到两个相邻的位线区160之间。该两个位线区160和该第一控制栅极 150a之一可以形成单位单元。
操作电压VDs施加到单位单元内位线区160中靠下的一个，而地电压则 被施加到单位单元内位线区160中靠上的一个，这在单位单元内的两个位线 区域160之间导致电流。电子从单位单元内位线区160靠上的一个向单位单 元内位线区160靠下的一个加速，从而被注入单位单元内第一存储节点膜 130a靠下的部分的斜线部分。该电子注入称为沟道热电子注入(CHEL).
参考图6,在图5所示出的编程操作的操作电压Vds相反的方向上迸行 编程操作。详细地，地电压施加到单位单元内位线区160中靠下的一个，操 作电压VDs施加到单位单元内位线区160中靠上的一个，这在单位单元内的 两个位线区160之间导致电流。电子从单位单元内位线区160中靠上的一个 向单位单元内位线区160中靠下的一个加速，被注入到单位单元内第一存储 节点膜130a的上部的斜线部分。
如果在图5或6中示出的操作方法独立进行，则单位单元的第一存储节 点膜130a可以编程一位数据。如果在图5和6中示出的操作方法同时进行， 则单位单元的第一存储节点膜130a被分隔为上部和下部以编程2位数据。 此外，使用多层单元(MLC )操作方法可以在单位单元中编程2或多位数据。
参考图5和6，显然单位单元的编程搡作可以以相同的方式施加到其它
单元。编程操作可以同时在多个单位单元上进行。例如，操作电压V。s可以 被施力口到图5和6中成对的位线区160上。但是，操作电压VDS可以同时被
施力口到多对位线区160。编禾呈电压V"皮施加到图5和图6中的第一控制4册才及
之一。但是，编程电压Vp可以被施加到其它第一控制栅极150a或至少一个 第一控制栅极150a。
图7至图9是示出根据本发明实施例的非易失性存储装置的制造方法的 透视图。参考图7，多个沟槽110在半导体基底105内形成。沟槽110具有 自半导体基底表面105的预定的深度。沟槽110可以相互在空间上隔离并且 相互平行地延伸。但是，本发明并不仅限于此。
例如，沟槽110可以通过使用光刻技术的掩膜图案(未图示)作为蚀刻保 护膜并且蚀刻半导体基底105至预定深度而形成。沟槽110朝向半导体基底 105从内部被减小，但是本发明并不仅限于此，可以具有各种改进。
参考图8,形成多个位线区160以便延伸跨过沟槽110。例如，位线区 160可以通过在半导体基底105上用导电型杂质掺杂半导体基底而形成。如 果半导体基底105用p型杂质掺杂，则位线区160可以用n型杂质掺杂。位 线区160可以具有与半导体基底相同的波形。位线区160可以沿形成沟槽110 的半导体105的表面形成，或可以延伸跨过沟槽110。
位线区160可以采用离子注入法或等离子体掺杂法掺杂。在这种情形， 根据所述离子注入或等离子体掺杂的需要可以调整位线区160的深度。
参考图9,形成在其上形成多个第一和第二控制栅极150a和150b的多 个第一和第二存储节点膜130a和130b。详细地，第一存储节点膜130a和第 一控制栅极150a形成于沟槽110之间的半导体基底105上。第二存储节点 膜130b和第二控制栅极150b形成于沟槽110内的半导体基底105上从而凹 入半导体基底105内。第二存储节点膜130b和第二控制栅极150b可以形成 以部分填充沟槽110。
更详细地，多个第一隧穿绝缘膜120a在沟槽110之间的半导体基底105 上形成。多个第二隧穿绝缘膜120b在沟槽110内的半导体基底105上形成。 多个第一存储节点膜130a在第一隧穿绝缘膜120a上形成。多个第二存储节 点膜130b在第二隧穿绝缘膜120b上形成。多个第一阻挡绝缘膜140a在第 一存储节点膜130a上形成。多个第二阻挡绝缘膜140b在第二存储节点膜 130b上形成。第一控制栅极150a在第一阻挡绝缘膜140a上形成。第二控制 栅极150b在第二阻挡绝缘膜140b上形成。
第一隧穿绝缘膜120a、第一存储节点膜130a、第一阻挡绝缘膜140a、
和第一控制4册才及150a可以作为一个层形成，在光刻和蚀刻工艺期间同时或 顺序地分离。类似地，第二隧穿绝缘膜120b、第二存储节点膜130b、第二 阻挡绝缘膜140b、和第二控制栅极150b可以作为一个层形成，并且在光刻 和蚀刻工艺期间同时或顺序地分离。
第一和第二隧穿绝缘膜120a和120b可以包括采用热氧化法或化学气相 沉积(CVD)法的氧化物膜、氮化物膜、或高k介电膜。第一和第二存储节 点膜130a和130b可以包括采用CVD法的氮化硅层、金属点或硅点、或金 属或硅的纳米晶体。第一和第二阻塞绝缘层140a和140b可以包括采用CVD 法的氧化物膜、氮化物膜、或高k介电膜。第一和第二控制栅极150a和150b 可以包括采用物理气相沉积(PVD)法或CVD法的多晶硅层、金属层、或 金属硅化物层。
在本发明的另一实施例中，可以改进第一和第二隧穿绝缘膜120a和 120b和第一和第二阻挡绝缘膜140a和140b。其布线结构可以使用本发明所
属领域普通技术人员所知悉的方法形成。
尽管参考附图具体示出和描述了本发明的典型实施例，但是本领域的普
通技术人员应当理解，在不偏离在权利要求中所界定的本发明的精神和范围
的前提下可以进行各种形式和细节上的变更。
权利要求
1.一种非易失性存储装置，包括在半导体基底上形成的多个第一控制栅极；多个第控制栅极，形成于两个相邻的第一控制栅极之间并且凹入所述半导体基底内，以便布置在所述多个第一控制栅极的底部下面；布置在所述半导体基底和所述多个第一控制栅极之间的多个第一存储节点膜；布置在所述半导体基底和所述多个第二控制栅极之间的多个第二存储节点膜；和在所述半导体基底中界定以便顺序延伸跨过所述多个第一控制栅极和第二控制栅极的多个位线区。
2. 根据权利要求1的非易失性存储装置，其中所述位线区是在所述半 导体基底内的掺杂区。
3. 根据权利要求2的非易失性存储装置，其中所述位线区具有与所述 半导体基底相同的波形。
4. 根据权利要求2的非易失性存储装置，其中所述位线区用不同于所 述半导体基底导电类型的杂质掺杂。
5. 根据权利要求1的非易失性存储装置，还包括 在所述多个第一栅极下面的半导体基底表面附近界定的多个第一沟道区；和下所述半导体基底表面附近界定的多个第二沟道区，每个所述第二沟道 区包围所述多个第二控制栅极和被界定在两个相邻的位线区之间。
6. 根据权利要求5的非易失性存储单元，其中所述多个第一沟道区和 多个第二沟道区相互隔开。
7. 根据权利要求1的非易失性存储装置，其中所述多个第一存储节点 膜和多个第二存储节点膜包括氮化硅层、金属或硅点、或金属或硅的纳米晶体。
8. 根据权利要求1的非易失性存储装置，还包括布置在所述多个第一存储节点膜和所述半导体基底之间的多个第一隧 穿绝缘膜； 布置在所述多个第二存储节点膜和所述半导体基底之间的多个第二隧穿绝缘膜；布置在所述多个第一存储节点膜和所述多个第 一控制栅极之间的多个 第一阻挡绝缘膜；布置在所述多个第二存储节点膜和所述多个第二控制栅极之间的多个 第二阻挡绝缘膜；
9. 一种操作权利要求1的非易失性存储装置的方法，包括 对所述多个第一控制栅极和第二控制栅极施加编程电压，并且在两个相邻的位线区之间施加操作电压。
10. 根据权利要求9的方法，其中所述施加搡作电压包括 在一方向上在所述两个相邻的位线区之间施加操作电压；和 与所述方向相反在所述两个相邻的位线区之间施加操作电压。
11. 根据权利要求10的方法，其中至少两位数据被编程到单位单元， 所述单位单元包括所述多个第 一控制栅极和第二控制栅极和所述两个相邻 的位线区之一。
12. —种非易失性存储装置的制造方法，包括 在半导体基底内形成多个沟槽；在半导体基底内形成多个位线区，以便顺序延伸跨过所述多个沟槽； 在所述多个沟槽之间的半导体基底的表面上形成多个第一存储节点膜； 在所述多个沟槽内部的半导体基底上形成多个第二存储节点膜； 在所述多个第一存储节点膜上形成多个第一控制栅极；并且 在所述多个第二存储节点膜上形成多个第二控制栅极，以便被布置在所 述多个第 一控制栅极底部的下面并且被凹入。
13. 根据权利要求12的方法，其中掺杂所述多个位线区的杂质的导电
14. 根据权利要求13的方法，其中所述多个位线区具有沿所述半导体 基底表面的波形。
15. 根据权利要求12的方法，其中所述多个第二控制栅极形成来部分 埋藏所述多个沟槽。
16. 根据权利要求12的方法，还包括在形成多个第 一存储节点膜之前，在所述半导体基底的表面上形成多个 第一隧穿绝纟彖膜；并且在所述多个第一存储节点膜上形成多个第一阻挡绝缘膜， 其中所述多个第一控制栅极形成于所述多个第一阻挡绝缘膜上。
17. 根据权利要求12的方法，还包括在形成所述多个第二存储节点膜之前，在被所述多个沟槽暴露的半导体 基底上形成多个第二隧穿绝缘膜；并且在所述多个第二存储节点膜上形成多个第二阻挡绝缘膜， 其中所述多个第二栅极形成于所述多个第二阻挡绝缘膜上。
18. 根据权利要求12的方法，其中所述多个第一存储节点膜和多个第 二存储节点膜包括氮化硅层、金属点或硅点、或金属或硅的纳米晶体。
全文摘要
本发明公开了一种可以增加集成度的非易失性存储装置及其操作和制造方法，其特征在于在非易失性存储装置中，在半导体基底上形成多个第一存储节点膜和多个第一控制栅极。多个第二存储节点膜和多个第二控制栅极凹入半导体基底内以便布置在两个相邻的第一控制栅极之间并且在多个第一控制栅极的底部的下面。在半导体基底上界定多个位线区以便顺序延伸跨过多个第一控制栅极和多个第二控制栅极。
文档编号H01L21/8247GK101114654SQ200610171720
公开日2008年1月30日 申请日期2006年12月19日 优先权日2006年7月28日
发明者具俊谟, 朴允童, 金元柱, 金锡必 申请人:三星电子株式会社