专利名称：半导体结构的制作方法
技术领域：
本实用新型涉及一种半导体结构，尤其涉及可以提高沿着金属氧化物半导体晶体管的沟道方向的应力的一种半导体结构。
背景技术：
在一般的半导体工艺中，于金属氧化物半导体晶体管制作完成之后，会于基底上形成一层应力层，以增加电子或空穴在金属氧化物半导体晶体管的沟道中的迁移率(mobility)。在线宽为65纳米以下的半导体工艺中，对于P型金属氧化物半导体晶体管来说，可在基底上形成一层具有压缩应力(compressive stress)的应力层，以在P型金属氧化物半导体晶体管中沿着沟道方向形成压缩应力。而对于N型金属氧化物半导体晶体管来说，可在基底上形成一层具有拉伸应力(tensile stress)的应力层，以在N型金属氧化物半导体晶体管中沿着沟道方向形成拉伸应力。随着压缩应力或拉伸应力的增加，空穴或电子在沟道中的迁移率也随之增加，进而增加驱动电流(drive current)以提升元件效能。
图1为现有一种具有应力层的半导体结构的剖面示意图。请参照图1，半导体结构包括基底10、金属氧化物半导体晶体管12与应力层24。金属氧化物半导体晶体管12包括具有栅极16以及栅介电层18的栅极结构14、间隙壁20、源/漏极延伸区21与源/漏极区22。栅极16配置于基底10上。栅介电层18配置于栅极16与基底10之间。间隙壁20配置于栅极结构14的侧壁上。源/漏极延伸区21配置于栅极结构14二侧的基底10中。源/漏极区22配置于间隙壁20旁的基底10中。应力层24配置于基底10的表面上。当金属氧化物半导体晶体管12为P型金属氧化物半导体晶体管时，应力层24为具有压缩应力的膜层，可在P型金属氧化物半导体晶体管中沿着沟道26方向形成压缩应力。当金属氧化物半导体晶体管12为N型金属氧化物半导体晶体管时，应力层24为具有拉伸应力的膜层，可在N型金属氧化物半导体晶体管中沿着沟道26方向形成拉伸应力。
然而，随着半导体技术的发展，对于半导体元件效能的需求也逐渐提高，因此如何能进一步地提高在金属氧化物半导体晶体管中沿着沟道方向形成的压缩应力或拉伸应力，以增加电子或空穴在沟道中的迁移率，为目前十分重要且急需解决的问题。
实用新型内容本实用新型的目的是提供一种半导体结构，可以增加元件效能。
本实用新型的另一目的是提供一种半导体结构，可以增加元件的驱动电流。
本实用新型提出一种半导体结构，此半导体结构包括基底、源/漏极延伸区、源/漏极区、金属硅化物层以及应力层。基底上已配置有栅极结构，其中栅极结构的侧壁上配置有间隙壁，且间隙壁旁的基底中具有开口。源/漏极延伸区配置于栅极结构二侧的基底中。源/漏极区配置于开口底部的基底中或基底上。金属硅化物层配置于源/漏极区与栅极结构上。应力层配置于基底表面上。
依照本实用新型实施例所述的半导体结构，上述的应力层的厚度例如至少足以填满开口。
依照本实用新型实施例所述的半导体结构，上述的应力层例如为压缩应力层或拉伸应力层。
依照本实用新型实施例所述的半导体结构，上述的源/漏极区例如为离子注入区，配置于开口底部的基底中。
依照本实用新型实施例所述的半导体结构，上述的源/漏极区例如为掺杂外延层，配置于开口底部的基底上。
依照本实用新型实施例所述的半导体结构，上述的掺杂外延层的材料例如为硅化锗或碳化硅。
本实用新型另提出一种半导体结构，此半导体结构包括基底、第一导电型的第一金属氧化物半导体晶体管、第二导电型的第二金属氧化物半导体晶体管、第一应力层以及第二应力层。第一金属氧化物半导体晶体管配置于基底上。第一金属氧化物半导体晶体管包括第一栅极结构、第一间隙壁、第一导电型的第一源/漏极延伸区以及第一导电型的第一源/漏极区。第一栅极结构配置于基底上。第一间隙壁配置于第一栅极结构的侧壁上，且第一间隙壁旁的基底中具有开口。第一源/漏极延伸区配置于第一栅极结构二侧的基底中。第一源/漏极区配置于开口底部的基底中或基底上。第二金属氧化物半导体晶体管配置于基底上。第二金属氧化物半导体晶体管包括第二栅极结构、第二间隙壁、第二导电型的第二源/漏极延伸区以及第二导电型的第二源/漏极区。第二栅极结构配置于基底上。第二间隙壁配置于第二栅极结构的侧壁上。第二源/漏极延伸区配置于第二栅极结构二侧的基底中。第二源/漏极区配置于第二间隙壁旁的基底中。第一应力层配置于第一金属氧化物半导体晶体管的表面上。第二应力层配置于第二金属氧化物半导体晶体管的表面上。
依照本实用新型实施例所述的半导体结构，还可以于第一源/漏极区、第二源/漏极区、第一栅极结构与第二栅极结构上配置有金属硅化物层。
依照本实用新型实施例所述的半导体结构，上述的第一应力层的厚度例如至少足以填满开口。
依照本实用新型实施例所述的半导体结构，上述的第一源/漏极区例如为离子注入区，配置于开口底部的基底中。
依照本实用新型实施例所述的半导体结构，上述的第一导电型例如为P型，此时第二导电型为N型，第一应力层为一压缩应力层，且第二应力层为一拉伸应力层。
依照本实用新型实施例所述的半导体结构，上述的第一导电型例如为N型，此时第二导电型为P型，第一应力层为一拉伸应力层，且第二应力层为一压缩应力层。
依照本实用新型实施例所述的半导体结构，上述的第一源/漏极区例如为掺杂外延层，配置于开口底部的基底上。当第一、第二导电型分别为P、N型时，此掺杂外延层的材料例如为硅化锗；当第一、第二导电型分别为N、P型时，此掺杂外延层的材料例如为碳化硅。
本实用新型于间隙壁旁的基底中形成开口，使得应力层填入开口中，因此与现有的应力层相较之下，可以在金属氧化物半导体晶体管的沟道方向上提供更大的应力，增加了电子或空穴在沟道中的迁移率，进而提高了元件的效能。此外，于栅极结构与源极/漏极区上形成金属硅化物层，可以降低栅极结构与源极/漏极区的电阻，进一步提高了半导体元件的效能。
为让本实用新型的上述和其它目的、特征和优点能更明显易懂，以下配合附图以及优选实施例，以更详细地说明本实用新型。
图1为现有一种具有应力层的半导体结构的剖面示意图；图2A～图2C为依照本实用新型一实施例所绘示的半导体结构的制作流程剖面图；图3A～图3B为依照本实用新型另一实施例所绘示的半导体结构的制作流程剖面图；图4A～图4C为依照本实用新型又一实施例所绘示的半导体结构的制作流程剖面图。
简单符号说明10、100、400基底12、416a、416b金属氧化物半导体晶体管14、102、402a、402b栅极结构16、104、404a、404b栅极18、106、406a、406b栅介电层20、108、410a、410b间隙壁21、110、408a、408b源/漏极延伸区22、114a、114b、414a、414b源/漏极区24、118、420a、420b应力层26、120、422沟道101、401隔离结构112、412开口116a、116b、418金属硅化物层403a、403b井区具体实施方式
图2A～图2C为依照本实用新型一实施例所绘示的半导体结构的制作流程剖面图。首先，请参照图2A，提供基底100。基底100中已形成有隔离结构101，并定义出有源区。隔离结构101的形成方法例如为一般熟知的浅沟槽隔离结构工艺。此外，在有源区的基底100上已形成有栅极结构102。栅极结构102包括栅极104与栅介电层106。栅介电层106形成在基底100上，而栅极104形成在栅介电层106上。栅极104与栅介电层106的形成方法例如是先在基底100上依序形成介电层(未绘示)与栅极材料层(未绘示)。然后，再将介电层与栅极材料层图案化。介电层的材料例如为氧化硅。栅极材料层的材料例如为多晶硅或金属。
请继续参照图2A，栅极结构102的侧壁上已形成有间隙壁108。间隙壁108的形成方法例如是先于基底100的表面上形成一层间隙壁材料层(未绘示)，然后再进行各向异性蚀刻工艺。间隙壁材料层的材料例如为氧化硅、氮化硅或氮氧化硅。此外，栅极结构102二侧的基底100中已形成有源/漏极延伸区110。源/漏极延伸区110的形成方法例如是在形成间隙壁108之前，以栅极结构102为掩模，进行离子注入工艺，所注入的离子例如是P型或N型离子。
接着，请参照图2B，于间隙壁108旁的基底100中形成开口112。开口112的深度例如介于100～1000之间，可以是形成在源/漏极延伸区110中，或是超过源/漏极延伸区110的深度。开口112的形成方法例如是先于基底100上形成图案化光致抗蚀剂层(未绘示)，图案化光致抗蚀剂层暴露出间隙壁108旁的基底100，也就是预定形成开口112的区域。然后，以图案化光致抗蚀剂层与间隙壁108为掩模，进行蚀刻工艺，以移除部分基底100。蚀刻工艺例如为各向同性蚀刻工艺、各向异性蚀刻工艺或斜向蚀刻工艺。之后，再移除图案化光致抗蚀剂层。此外，当基底100为硅基底且栅极104的材料为多晶硅时，在开口112的形成步骤中栅极104也会有部分被移除，如图2B所示。如要避免栅极104在此步骤中被部分移除，则可预先在栅极104上形成顶盖层以保护之。
请继续参照图2B，形成开口112之后，于开口112底部的基底100中形成源/漏极区114a。源/漏极区114a的形成方法例如是以间隙壁108与栅极结构102为掩模，进行离子注入工艺，其掺杂型态与源/漏极延伸区110的掺杂型态相同。
然后，请参照图2C，于源/漏极区114a与栅极结构102上形成金属硅化物层116a。金属硅化物层116a的材料例如为硅化钨、硅化钛、硅化钴、硅化钼、硅化镍、硅化钯或硅化铂，形成方法例如为自对准金属硅化物工艺。之后，于基底100表面形成应力层118。应力层118的材料例如为氮化硅，形成方法例如为化学气相沉积法。值得注意的是，应力层118至少需要将开口112填满，才能够在沟道120的方向上提供比现有应力层所提供的更大的应力，以增加电子或空穴在沟道120中的迁移率。
特别一提的是，在上述实施例中，除了可以使用离子注入工艺来形成源/漏极区114a(如图2B所示)之外，还可以使用外延生长的方式来形成源/漏极区。
图3A～图3B为依照本实用新型另一实施例所绘示的半导体结构的制作流程剖面图。首先，请参照图3A，在本实施例中，与图2B的差异在于于形成开口112之后，于开口112底部的基底100上形成源/漏极区114b。源/漏极区114b的形成方法例如为原位掺杂(in-situ doping)式外延生长工艺，也就是在开口112底部的基底100上，以外延生长并同时掺杂的方式，形成掺杂外延层。此掺杂外延层的材料例如为硅化锗或碳化硅。值得注意的是，在形成掺杂外延层后，开口112必须留有足够的空间，使后续填入开口112的应力层在开口112中具有足够的厚度，以在沟道120方向提供比现有应力层所提供的更大的应力。
然后，请参照图3B，于源/漏极区114b与栅极结构102上形成金属硅化物层116b。金属硅化物层116b的材料例如为硅化钨、硅化钛、硅化钴、硅化钼、硅化镍、硅化钯或硅化铂，形成方法例如为自对准金属硅化物工艺。之后，再于基底100表面形成应力层118。
以下将参照图2C与3B，对以上实施例的半导体结构作说明。
请参照图2C，此实施例的半导体结构包括基底100、源/漏极延伸区110、源/漏极区114a、金属硅化物层116a以及应力层118。基底100上已配置有栅极结构102，其中栅极结构102的侧壁上配置有间隙壁108，且间隙壁108旁的基底100中具有开口112。栅极结构102包括栅极104与栅介电层106。栅极104配置在基底100上，而栅介电层106配置在栅极104与基底100之间。源/漏极延伸区110配置于栅极结构102二侧的基底100中。源/漏极区114a配置于开口112底部的基底100中。金属硅化物层116a配置于源/漏极区114a与栅极结构102上。金属硅化物层116a可以增加导电性，以降低源/漏极区114a与栅极结构102的电阻。应力层118配置于基底100表面上。在本实施例中，应力层118至少需要填满开口112，以在沟道120的方向提供比现有应力层所提供的更大的应力，使电子或空穴在沟道120中的迁移率增加。
此外，在图2C的实施例中，源/漏极区114a例如为配置于开口112底部的基底100中的离子注入区。而在图3B的实施例中，源/漏极区114b例如是配置于开口112底部的基底100上的掺杂外延层，其材料例如为硅化锗或碳化硅。
图4A～图4C为依照本实用新型又一实施例所绘示的半导体结构的制作流程剖面图。首先，请参照图4A，提供基底400，基底400中已形成有第一导电型的井区403b与第二导电型的井区403a。此外，基底400上已形成有栅极结构402a、402b与隔离结构401。栅极结构402a形成在井区403a上，而栅极结构402b形成在井区403b上，且隔离结构401定义出各元件的有源区。隔离结构401例如为浅沟槽隔离结构。栅极结构402a包括栅极404a与栅介电层406a，而栅极结构402b包括栅极404b与栅介电层406b。栅介电层406a、406b形成在基底400上，而栅极404a、404b分别形成在栅介电层406a、406b上。栅极与栅介电层的形成方法已于上述实施例中说明，于此不再赘述。
请继续参照图4A，于栅极结构402a二侧的井区403a中形成第一导电型的源/漏极延伸区408a，且于栅极结构402b二侧的井区403b中形成第二导电型的源/漏极延伸区408b。源/漏极延伸区408a与源/漏极延伸区408b的形成方法例如是先于基底400上形成图案化光致抗蚀剂层(未绘示)，此图案化光致抗蚀剂层暴露出栅极结构402a与其两侧预定形成源/漏极延伸区408a的区域。然后，以此图案化光致抗蚀剂层与栅极结构402a为掩模，进行离子注入工艺，将第一导电型的掺杂物注入基底400中。接着，移除此图案化光致抗蚀剂层，并于基底400上形成另一层图案化光致抗蚀剂层(未绘示)，暴露出栅极结构402b与其两侧预定形成源/漏极延伸区408b的区域。之后，以此图案化光致抗蚀剂层与栅极结构402b为掩模，进行离子注入工艺，将第二导电型的掺杂物注入基底400中。然后，再移除此图案化光致抗蚀剂层。
请继续参照图4A，于栅极结构402a的侧壁上形成间隙壁410a，且于栅极结构402b的侧壁上形成间隙壁410b。同样地，间隙壁410a、410b的形成方法已于上述实施例中说明，于此不再赘述。
接着，请参照图4B，于间隙壁410a旁的基底400中形成开口412。开口412的深度例如介于100～1000之间，可以是形成在源/漏极延伸区408a中，或是超过源/漏极延伸区408a的深度。开口412的形成方法例如是先于基底400上形成图案化光致抗蚀剂层(未绘示)，此图案化光致抗蚀剂层暴露出间隙壁410a旁的基底400，也就是预定形成开口412的区域。然后，以此图案化光致抗蚀剂层与间隙壁410a为掩模，进行蚀刻工艺，以移除部分基底400。蚀刻工艺例如为各向同性蚀刻工艺、各向异性蚀刻工艺或斜向蚀刻工艺。之后，移除此图案化光致抗蚀剂层。此外，当基底400为硅基底且栅极404a的材料为多晶硅时，在开口412的形成步骤中栅极404a也会有部分被移除，如图4B所示。如要避免栅极404a在此步骤中被部分移除，则可预先在栅极404a上形成顶盖层以保护之。
请继续参照图4B，形成开口412之后，于开口412底部的基底400中形成第一导电型的源/漏极区414a，以形成第一导电型的金属氧化物半导体晶体管416a，且于间隙壁410b旁的基底400中形成第二导电型的源/漏极区414b，以形成第二导电型的金属氧化物半导体晶体管416b。源/漏极区414a与源/漏极区414b的形成方法例如是先于基底400上形成图案化光致抗蚀剂层(未绘示)，此图案化光致抗蚀剂层暴露出间隙壁410a、栅极结构402a与开口412底部的基底400。然后，以此图案化光致抗蚀剂层、间隙壁410a与栅极结构402a为掩模，进行离子注入工艺，将第一导电型的掺杂物注入基底400中。接着，移除此图案化光致抗蚀剂层，并于基底400上形成另一层图案化光致抗蚀剂层(未绘示)，暴露出栅极结构402b、间隙壁410b与其两侧预定形成源/漏极区414b的区域。之后，以此图案化光致抗蚀剂层、栅极结构402b与间隙壁410b为掩模，进行离子注入工艺，将第二导电型的掺杂物注入基底400中。然后，再移除此图案化光致抗蚀剂层。
然后，请参照图4C，选择性地于源/漏极区414a、源/漏极区414b、栅极结构402a与栅极结构402b上形成金属硅化物层418。金属硅化物层418的材料例如为硅化钨、硅化钛、硅化钴、硅化钼、硅化镍、硅化钯或硅化铂，形成方法例如为自对准金属硅化物工艺。
请继续参照图4C，在形成金属硅化物层418之后，于金属氧化物半导体晶体管416a的表面形成应力层420a，且于金属氧化物半导体晶体管416b的表面形成应力层420b。应力层420a与应力层420b的形成方法例如是先于基底400上形成应力层420a，其形成方法例如为化学气相沉积法。然后，移除金属氧化物半导体晶体管416b上的应力层420a，再于金属氧化物半导体晶体管416b上形成应力层420b，其形成方法亦例如为化学气相沉积法。值得注意的是，应力层420a至少需要将开口412填满，才能够在沟道422的方向上提供比现有应力层所提供的更大的应力，以增加电子或空穴在沟道422中的迁移率。再者，应力层420a与420b的材料例如皆为氮化硅，不过二者的沉积配方(deposition recipe)并不相同，使得一者为压缩应力层，另一者为拉伸应力层。
在本实施例中，当第一导电型为P型、第二导电型为N型时，则应力层420a为压缩应力层、应力层420b为拉伸应力层；而当第一导电型为N型、第二导电型为P型时，则应力层420a为拉伸应力层、应力层420b为压缩应力层。
特别一提的是，在上述实施例中，除了可以使用离子注入工艺来形成源/漏极区414a(如图4B所示)之外，还可以使用外延生长的方式来形成源/漏极区414a。
在外延形成源/漏极区414a的另一实施例中，当第一导电型为P型、第二导电型为N型时，可利用原位P掺杂外延生长的方式在开口412底部的基底400上形成硅化锗材料的P掺杂外延层，以作为金属氧化物半导体晶体管416a的源/漏极区414a。或者，当第一导电型为N型、第二导电型为P型时，可利用原位N掺杂外延生长的方式在开口412底部的基底400上形成碳化硅材料的N掺杂外延层，以作为金属氧化物半导体晶体管416a的源/漏极区414a。
以下将参照图4C，对本实施例的半导体结构作说明。
本实用新型的半导体结构包括基底400、第一导电型的金属氧化物半导体晶体管416a、第二导电型的金属氧化物半导体晶体管416b、应力层420a、420b以及隔离结构401。基底400中具有第一导电型的井区403b与第二导电型的井区403a，且隔离结构401定义出各元件的有源区。隔离结构401例如为浅沟槽隔离结构。金属氧化物半导体晶体管416a配置于井区403a上。金属氧化物半导体晶体管416a包括栅极结构402a、间隙壁410a、第一导电型的源/漏极延伸区408a以及第一导电型的源/漏极区414a。栅极结构402a配置于井区403a上。间隙壁410a配置于栅极结构402a的侧壁上，且间隙壁410a旁的基底400中具有开口412。源/漏极延伸区408a配置于栅极结构402a二侧的基底400中。源/漏极区414a配置于开口412底部的基底400中。金属氧化物半导体晶体管416b配置于井区403b上。金属氧化物半导体晶体管416b包括栅极结构402b、间隙壁410b、第二导电型的源/漏极延伸区408b以及第二导电型的源/漏极区414b。栅极结构402b配置于井区403b上。间隙壁410b配置于栅极结构402b的侧壁上。源/漏极延伸区408b配置于栅极结构402b二侧的基底400中。源/漏极区414b配置于间隙壁410b旁的基底400中。
请继续参照图4C，应力层420a配置于金属氧化物半导体晶体管416a的表面上。应力层420b配置于金属氧化物半导体晶体管416b的表面上。在本实施例中，应力层420a至少需要填满开口412，以在沟道422的方向提供比现有应力层所提供的更大的应力，使电子或空穴在沟道422中的迁移率增加。再者，还可以选择性地于源/漏极区414a、源/漏极区414b、栅极结构402a与栅极结构402b上配置金属硅化物层418来增加导电性，以降低其的电阻。
值得一提的是，在本实施例中，当第一导电型为P型、第二导电型为N型时，则应力层420a为压缩应力层、应力层420b为拉伸应力层；而当第一导电型为N型、第二导电型为P型时，则应力层420a为拉伸应力层、应力层420b为压缩应力层。
此外，在本实施例中，源/漏极区414a为配置于开口412底部的基底400中的离子注入区。而在另一实施例中，源/漏极区也可以是配置于开口412底部的基底400上的掺杂外延层。举例来说，当第一导电型为P型、第二导电型为N型时，可以在开口412底部的基底400上配置硅化锗材料的P掺杂外延层来作为金属氧化物半导体晶体管416a的源/漏极区。或者，当第一导电型为N型、第二导电型为P型时，可以在开口412底部的基底400上配置碳化硅材料的N掺杂外延层来作为金属氧化物半导体晶体管416a的源/漏极区。
为了证明本实用新型的半导体结构及其制作方法所能达到的功效，以下将以N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管为例，将半导体元件在以图1所示方式配置应力层以及基底具有开口且配置应力层的两种情况下的元件效能做比较，请参照表1，其中效能增加率是与未配置应力层的N型或P型金属氧化物半导体晶体管的元件效能比较而得的值。
表1
由表1可得知，N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管在基底具有开口且配置有应力层的情况之下，元件效能的增加率明显高于以图1所示方式配置应力层的情况。
综上所述，本实用新型的实施例于间隙壁旁的基底中形成开口，并将应力层形成在开口中且至少将开口填满，使应力层的高度与基底表面相同或高于基底表面，因此与现有应力层相较之下，能够在金属氧化物半导体晶体管的沟道方向上提供更大的应力，以增加电子或空穴在沟道中的迁移率，进而增进元件的效能。
另外，于栅极结构与源极/漏极区上形成金属硅化物层，可以降低栅极结构与源极/漏极区的电阻，更加提高了半导体元件的效能。
虽然本实用新型以优选实施例揭露如上，然而其并非用以限定本实用新型，本领域的技术人员在不脱离本实用新型的精神和范围的前提下，可作些许的更动与润饰，因此本实用新型的保护范围应当以所附权利要求所界定者为准。
权利要求1.一种半导体结构，其特征在于，包括基底，该基底上已配置有栅极结构，其中该栅极结构的侧壁上配置有间隙壁，且该间隙壁旁的该基底中具有开口；源/漏极延伸区，配置于该栅极结构二侧的该基底中；源/漏极区，配置于该开口底部的该基底中或该基底上；金属硅化物层，配置于该源/漏极区与该栅极结构上；以及应力层，配置于该基底表面上。
2.如权利要求1所述的半导体结构，其特征在于，该应力层的厚度至少足以填满该开口。
3.如权利要求1所述的半导体结构，其特征在于，该应力层为压缩应力层或拉伸应力层。
4.如权利要求1所述的半导体结构，其特征在于，该源/漏极区包括离子注入区，配置于该开口底部的该基底中。
5.如权利要求1所述的半导体结构，其特征在于，该源/漏极区包括掺杂外延层，配置于该开口底部的该基底上。
6.如权利要求5所述的半导体结构，其特征在于，该掺杂外延层的材料包括硅化锗或碳化硅。
7.一种半导体结构，其特征在于，包括基底；第一导电型的第一金属氧化物半导体晶体管，配置于该基底上，该第一金属氧化物半导体晶体管包括第一栅极结构，配置于该基底上；第一间隙壁，配置于该第一栅极结构的侧壁上，且该第一间隙壁旁的该基底中具有开口；第一导电型的第一源/漏极延伸区，配置于该第一栅极结构二侧的该基底中；以及第一导电型的第一源/漏极区，配置于该开口底部的该基底中或该基底上；第二导电型的第二金属氧化物半导体晶体管，配置于该基底上，该第二金属氧化物半导体晶体管包括第二栅极结构，配置于该基底上；第二间隙壁，配置于该第二栅极结构的侧壁上；第二导电型的第二源/漏极延伸区，配置于该第二栅极结构二侧的该基底中；以及第二导电型的第二源/漏极区，配置于该第二间隙壁旁的该基底中；第一应力层，配置于该第一金属氧化物半导体晶体管的表面上；以及第二应力层，配置于该第二金属氧化物半导体晶体管的表面上。
8.如权利要求7所述的半导体结构，其特征在于，还包括金属硅化物层，配置于该第一源/漏极区、该第二源/漏极区、该第一栅极结构与该第二栅极结构上。
9.如权利要求7所述的半导体结构，其特征在于，该第一应力层的厚度至少足以填满该开口。
10.如权利要求7所述的半导体结构，其特征在于，该第一源/漏极区包括离子注入区，配置于该开口底部的该基底中。
11.如权利要求7所述的半导体结构，其特征在于，该第一导电型为P型，该第二导电型为N型，该第一应力层为压缩应力层，且该第二应力层为拉伸应力层。
12.如权利要求11所述的半导体结构，其特征在于，该第一源/漏极区包括掺杂外延层，配置于该开口底部的该基底上，该掺杂外延层的材料包括硅化锗。
13.如权利要求7所述的半导体结构，其特征在于，该第一导电型为N型，该第二导电型为P型，该第一应力层为拉伸应力层，且该第二应力层为压缩应力层。
14.如权利要求13所述的半导体结构，其特征在于，该第一源/漏极区包括掺杂外延层，配置于该开口底部的该基底上，该掺杂外延层的材料包括碳化硅。
专利摘要一种半导体结构，此半导体结构包括基底、源/漏极延伸区、源/漏极区、金属硅化物层以及应力层。基底上已配置有栅极结构，其中栅极结构的侧壁上配置有间隙壁，且间隙壁旁的基底中具有开口。源/漏极延伸区配置于栅极结构二侧的基底中。源/漏极区配置于开口底部的基底中或基底上。金属硅化物层配置于源/漏极区与栅极结构上。应力层配置于基底表面上。
文档编号H01L27/085GK2899115SQ20062011255
公开日2007年5月9日 申请日期2006年4月20日 优先权日2006年4月20日
发明者丁世汎, 黄正同, 洪文翰, 郑礼贤, 郑子铭 申请人:联华电子股份有限公司