集成电路制造技术

专利名称：集成电路制造技术
集成电路制造优先权申请案本申请案主张第60/666,031号美国临时专利申请案(2005年3月28日申请)的权 益。所述优先权申请案的整个揭示内容以引用的方式并入本文中。相关申请案的参考本申请案与第10/932,993号美国专利申请案(2004年9月1日申请，代理人案号 MICRON.293A， Micron案号2003-1435.00/US)、第10/934,778号美国专利申请案(2004 年9月2日申请，代理人案号MICRON.294A，Micron案号2003-1446.00/US)、第10/931,771 号美国专利申请案(2004年8月31日申请，代理人案号MICRON.295A， Micron案号 2004-0068.00/US)、第10/934,317号美国专利申请案(2004年9月2日申请，代理人案 号MICRON.296A， Micron案号2004-0114.00/US)、第11/215,982号美国专利申请案(与 本申请案同时申请，代理人案号MICRON.313A， Micron案号2004-1065.00/US)、第 60/662,323号美国临时专利申请案(2005年3月15日申请，代理人案号MICRON.316PR， Micron案号2004-1130.00/PR)和第11/134,982号美国专利申请案(2005年5月23日申 请，代理人案号MICRON.317A， Micron案号2004-0968.00/US)相关。所有这些相关申 请案的整个内容均以引用的方式并入本文中。技术领域本发明大体上涉及集成电路制造，且更具体来说涉及遮蔽技术。
技术背景随着现代电子元件中便携性、计算能力、存储器容量和能量效率的需求增加，集成 电路持续制造得越来越小。因此，例如电装置和互连线宽度的集成电路组成形体的尺寸 也持续减小。在例如动态随机存取存储器("DRAM")、快闪存储器、非易失性存储器、 静态随机存取存储器("SRAM")、铁电("FE")存储器、逻辑门阵列等等存储器电路或 装置中，形体尺寸减小的趋势是明显的。举例来说，DRAM通常包括数百万个称为存储器单元的相同的电路元件。在最一般形式中，存储器单元通常由两个电装置组成存储电容器和存取场效应晶体管。每一存 储器单元均为可存储一个二进制数字("位")数据的可定址位置。可通过晶体管将位写 入到单元，且可通过从参考电极侧感测存储电极上的电荷来读取位。通过减小组成电装 置和对其进行存取的传导线的尺寸，可减小并入有这些形体的存储器装置的尺寸。因此， 通过将较多存储器单元配合到存储器装置内可增加存储容量。作为另一实例，快闪存储器(例如，电可擦除可编程只读存储器或"EEPROM")为 通常每次以区块而不是一个字节来擦除和再编程的一类存储器。典型的快闪存储器包括 包含大量存储器单元的存储器阵列。存储器单元包含能够保持电荷的浮动栅极场效应晶 体管。单元中的数据由浮动栅极中电荷的存在或不存在决定。单元通常分组为称为"擦 除区块"的区段。快闪存储器阵列的存储器单元通常布置成"NOR"结构(每一单元直 接耦合到位线)或"NAND"结构(单元耦合到单元"串"，使得每一单元间接耦合到位 线且需要启动串的其它单元进行存取)。可通过对浮动栅极充电而以随机基础电编程擦除 区块内的单元。电荷可通过区块擦除操作从浮动栅极移除，其中在单一操作中将擦除区块中的所有浮动栅极存储器单元擦除。图案的间距定义为两个相邻图案形体中相同点之间的距离。通常通过例如绝缘体或 导体的材料中的开口来界定这些形体，且通过所述材料来使这些形体彼此间隔。因此， 间距可理解为形体的宽度与使所述形体与相邻形体分离的间隔的宽度的和。发明内容在本发明的一个实施例中， 一种用于在集成电路中界定图案的方法包括在衬底的第 一区域上使用光刻法在第一光致抗蚀剂层中界定多个形体。使用间距倍增在下部遮蔽层 中针对所述光致抗蚀剂层中的每一形体产生至少两个形体。所述下部掩蔽层中的形体包 含环状末端。第二光致抗蚀剂层覆盖所述衬底的包含所述下部掩蔽层中的环状末端的第 二区域。在不蚀刻到所述第二区域中的情况下在所述衬底中穿过所述下部掩蔽层中的所 述形体蚀刻沟槽图案。所述沟槽具有沟槽宽度。在本发明的另一实施例中， 一种在阵列中制造多个导线的方法包括提供膜堆叠。所 述膜堆叠包含与多个导电插塞接触的衬底、上覆在所述导电插塞上的绝缘膜、上覆在所 述绝缘膜上的下部掩模层，以及形成于所述下部掩模层上的间隔件阵列。在所述下部掩 模层和所述间隔件阵列上沉积牺牲膜。在所述牺牲膜的一部分上形成第二掩模。所述第 二掩模界定所述间隔件阵列中的开口。可相对于所述第二掩模选择性地蚀刻所述下部掩 模层和所述牺牲层。蚀刻所述牺牲膜并暴露所述下部掩模层的一部分。所述方法进一步 包括蚀刻所述下部掩模层并暴露所述绝缘膜的一部分。在所述绝缘膜、下部掩模层和牺 牲膜中蚀刻多个沟槽以暴露所述导电插塞的至少一部分。执行毯覆式金属沉积。在镶嵌 工艺中形成在所述金属与绝缘膜之间交替的平坦表面。在本发明的另一实施例中， 一种用于集成电路中镶嵌形体的间距倍增的方法包括提 供衬底。执行第一遮蔽过程以在所述衬底上界定间隔件线的阵列。所述间隔件线由多个 间隙分离。执行第二遮蔽过程以闭锁所述间隔件线的一部分且在所述集成电路的逻辑区 域中界定多个互连件。在所述间隔件线之间的间隙中烛刻多个沟槽。沉积金属层以在间 隔件线之间的间隙中形成多个金属线。所述集成电路在镶嵌工艺中具备大体上平坦的表 面。在本发明的另一实施例中， 一种在衬底上形成集成电路组件的方法包括使用平版印 刷技术图案化第一抗蚀剂层并界定多个线。使用间距倍增技术在由所述多个线界定的区 域周围形成间隔件图案。所述间隔件包括具有环末端的伸长的环。在所述环末端上沉积 第二抗蚀剂层以界定所述衬底的闭锁区域。所述方法进一步包括在不蚀刻到所述闭锁区 域中的情况下，选择性地蚀刻穿过所述间隔件以在所述衬底中形成多个沟槽。


在仅用于说明目的的附图中说明集成电路和集成电路制造技术的示范性实施例。附 图包括以下各图，其不一定按比例绘制。各图中相同标号表示相同部件。 图1A是上面形成有多个掩模线的衬底的横截面图。图1B是在将掩模图案转移到临时层内的各向异性蚀刻工艺之后图1A的衬底的横截 面图。图1C是在移除掩模线和进行各向同性"收縮"蚀刻之后图1B的衬底的横截面图。 图1D是在对保留在临时层中的心轴的间隔件材料进行毯覆式沉积之后图1C的衬底 的横截面图。图1E是在用于留下间距倍增形体或间隔件的定向间隔件蚀刻工艺之后图1D的衬底 的横截面图。图1F是在移除心轴之后图1E的衬底的横截面图。 图2是示范性部分形成的集成电路的示意顶视图。图3是在衬底中和衬底上形成多个间距倍增形体之后图2的部分形成的集成电路的
示意横截面侧视图。图4是图3的部分形成的集成电路在其上形成有绝缘膜之后的示意横截面侧视图。 图5是图4的部分形成的集成电路在其上形成有硬掩模层之后的示意横截面侧视图。 图6A是图5的部分形成的集成电路在其上形成有多个间隔件之后的示意横截面侧视图。图6B是图6A的部分形成的集成电路的示意顶视图。图7是图6A的部分形成的集成电路在其上沉积有底部抗反射涂层("BARC")之后的示意横截面侧视图。图8A是图7的部分形成的集成电路在其上形成有第二光致抗蚀剂图案之后的示意横 截面侧视图。图8B是图8A的部分形成的集成电路的示意顶视图。图9是在蚀刻底部抗反射涂层之后图8A的部分形成的集成电路的示意横截面侧视图。图IOA是在穿过间隔件和第二光致抗蚀剂图案蚀刻硬掩模层之后图9的部分形成的 集成电路的示意视图；所述视图是沿着垂直于间隔件环的线截取的横截面。图10B是在穿过间隔件和第二光致抗蚀剂图案蚀刻硬掩模层之后图9的部分形成的 集成电路的示意视图；所述视图是沿着间隔件环的长度截取的横截面。图11是在蚀刻绝缘膜并移除光致抗蚀剂、BARC和间隔件之后图IOA的部分形成的集成电路的示意横截面图。图12是图11的部分形成的集成电路在其上沉积有导电材料之后的示意横截面图。 图13是在执行化学机械平面化工艺之后图12的部分形成的集成电路的示意横截面图。图14是说明用于形成本文揭示的集成电路结构中的某些结构的示范性工艺的流程图。图15是包食间隔件环和金属层的部分形成的集成电路的示意顶视图。 图16是图13的部分形成的集成电路的示意横截面图，其进一步包含在阵列区域与 外围区域之间的过顶接触件。图17A是通过光刻工艺形成的第一掩模的布局图；所述第一掩模界定多个心轴。 图17B是通过对图17A的心轴执行间距倍增技术而获得的间隔件图案的布局图。 图17C是通过对图17B的间隔件图案施加第二金属掩模而形成的部分形成的集成电
路的布局图。
具体实施方式
形体尺寸的持续减小对用于形成形体的技术提出越来越大的需求。举例来说，光刻 法通常用于对衬底上的形体(例如，线)进行图案化。间距的概念可用于描述这些形体 的尺寸。然而，由于例如光或辐射波长的光学因素的缘故，光刻法技术具有最小间距， 在所述最小间距下无法可靠地形成形体。因此，光刻技术的最小间距可限制形体尺寸减 小。间距加倍是为使光刻技术的能力延伸超过其最小间距而提出的一种方法。此方法在 图1A-1F中说明且在第5,328,810号美国专利(1994年7月12日颁发)中描述，所述美 国专利的整个揭示内容以引用的方式并入本文中。参看图1A，首先使用光刻法在上覆于 临时或可消耗材料层20和衬底30的光致抗蚀剂层中形成线图案10。用于执行光刻法的 常用波长包含(但不限于)157 nm、 193 nm、 248 nm或365 nm。如图1B所示，接着通 过蚀刻步骤(例如，各向异性蚀刻步骤)将图案转移到临时层20，借此形成占位物 (placeholder)或心轴40。光致抗蚀剂线10可剥落且心轴40可经各向同性蚀刻以增加 相邻心轴40之间的距离，如图1C所示。随后在心轴40上沉积间隔件材料层50，如图 1D所示。接着通过在定向间隔件蚀刻中从水平面上优先地蚀刻间隔件材料而于心轴40 的侧部上形成间隔件60，如图1E所示。接着移除其余心轴40，仅留下共同充当用于图 案化的掩模的间隔件60，如图1F所示。因此，在给定图案区域先前曾界定一个形体和 一个间隔(各具有宽度F，从而获得间距2F)的情况下，相同的图案区域现包含两个形 体和两个间隔，如间隔件60所界定(各具有宽度1/2F,从而获得间距F)。因此，通过 便用间距加倍技术有效地减小光刻技术可能实现的最小形体尺寸。尽管在以上实例中实际上将间距二等分，但此间距减小常规上称为间距"加倍"或 更一般地称为间距"倍增"。也就是说，常规上乘以某一倍数的间距"倍增"实际上涉及 使间距减小所述倍数。本文保留了常规术语。应注意，通过在间隔件上形成间隔件，可 进一步减小可界定的形体尺寸。因此，间距倍增大体上是指所述过程，而不管间隔件形 成过程使用的次数如何。因为间隔件材料层50通常具有单一厚度90 (见图1D和1E)，且因为由间隔件60 形成的形体的尺寸通常对应于所述厚度卯，所以间距加倍技术通常产生仅具有一种宽度 的形体。然而，集成电路常包含具有不同尺寸的形体。举例来说，随机存取存储器电路
通常在所谓的"外围"中含有存储器单元阵列和逻辑电路。在阵列中，存储器单元通常 由导线连接，且在外围中，导线通常接触着陆垫以用于将阵列连接到逻辑。然而，例如 着陆垫的外围形体可能大于导线。另外，例如晶体管的外围电装置优选地大于阵列中的 电装置。而且，即使外围形体可形成有与阵列相同的间距，在使用单一掩模的情况下通 常也将不可能实现界定电路所需的灵活性，尤其是在图案限于可沿着抗蚀剂图案的侧壁 形成的那些图案时。一些提出的用于在外围和在阵列处形成图案的方法涉及三个单独掩模。举例来说， 在一个方法中，第一掩模和间距加倍用于形成间隔件图案，其通常包括在芯片的一个区 域(例如，存储器装置的阵列区域)中的间隔件环。接着，执行第二掩模以在芯片的另 一区域(例如，存储器装置的外围区域)中形成第二图案。此第二外围图案形成于上覆 在间隔件图案上的层中。其覆盖间隔件环的中央部分，而间隔件的环状末端留下以经受 蚀刻工艺。接着，执行第三掩模以形成包含在外围区域中和/或来自外围区域的互连件的 第三图案。接着将"切碎的"间隔件图案和第三图案两者转移到下伏的遮蔽层，可相对 于下伏衬底蚀刻所述遮蔽层。这允许具有不同尺寸(彼此相比以及与间隔件环相比)的 形体形成于电路外围区域中。此类形体包含(例如)互连件图案。这些形体可与间隔件 环重叠，可与电路阵列区域中的形体合并，且可随后经蚀刻。根据上述内容，己开发改进的技术用于形成具有不同尺寸的形体，尤其为具有重叠 图案的间距倍增的形体。在某些实施例中，形体图案的将转移到衬底的部分具有低于用于处理衬底的光刻技 术的最小间距的间距。另外，某些实施例可用于形成具有电装置阵列的装置，包含逻辑 或门阵列以及易失性和非易失性存储器装置，例如DRAM、只读存储器("ROM")、快 闪存储器和门阵列。在此类装置中，间距倍增可用于在芯片的阵列区域中形成(例如) 晶体管栅电极和导线，而常规的光刻法可用于在芯片的外围形成例如接触件的较大形体。 在制造存储器装置的过程中的示范性遮蔽步骤在图中说明且在本文中描述。图2展示示范性部分制造的集成电路100 (例如，存储器芯片)的顶视图。中央阵 列区域102由外围区域104围绕。将了解，在制造集成电路100之后，阵列102将通常 密集地装设有导线和电装置，例如晶体管和电容器。间距倍增可用于在阵列区域102中 形成形体，如本文论述。另一方面，外围区域104视需要包含大于阵列区域102中的形 体的形体。常规光刻法(并非间距倍增)通常用于图案化这些较大形体，所述形体的实 例包含各种类型的逻辑电路。位于外围区域104中的逻辑电路的几何复杂性使得难以使 用间距倍增。相比之下，作为典型的阵列图案的规则栅格有益于间距倍增。另外，外围 区域104中的一些装置可能由于电气限制而需要较大的几何尺寸，借此使得对于此类装置来说间距倍增不如常规光刻法有利。除了相对比例的可能差异以外，在其它实施例中，集成电路100中的外围区域104和阵列区域102的相对位置和数目也可变化。图3展示图2的部分制造的集成电路的局部横截面图，其包含阵列区域102和外围 区域104的若干部分。使用光刻法技术，在衬底108内蚀刻多个沟槽，且这些沟槽填充 有绝缘体105，例如氧化物。绝缘体105为场隔离层，且在示范性实施例中为在高密度 等离子("HDP")、旋涂电介质("SOD")、流动填充或TEOS工艺中沉积的浅沟槽隔离 ("STI")层。在示范性实施例中，SOD被沉积并稠密化。在衬底上形成上部层间电介质("ILD")绝缘体106，且通过蚀刻接触孔并用导电插 塞110填充来制成穿过ILD106的接触件。在一个实施例中，导电插塞IIO包括多晶硅， 但在其它实施例中可使用其它导电材料。在绝缘体106上设置蚀刻停止层112(例如，氮 化物层)的若干部分；蚀刻停止层112用于形成导电插塞110。在某些实施例中，绝缘体 105与衬底/插塞界面对准。然而，在其它实施例中，绝缘体105延伸而略微高于衬底/插 塞界面，如图3所说明。在图3所说明的示范性实施例中，阵列区域102中的形体尺寸小于外围区域104中 的形体尺寸。在一个实施例中，导电插塞IIO具有约50 nm的形体尺寸。在优选实施例 中，导电插塞IIO具有在约30nm与约100nm之间的形体尺寸。更优选地，导电插塞具 有在约32.5 nm与约65 nm之间的形体尺寸。在其它实施例中可使用导电插塞110的其 它形体尺寸。在第11/215,982号美国专利申请案(与本申请案同时申请，代理人案号 MICRON.313A， Micron案号2004-1065.00/US)中提供关于用于形成导电插塞的技术的 额外细节。如图4所说明，其中将形成镶嵌沟槽的绝缘体膜114沉积在图3中说明的膜堆叠上。 在一个实施例中，绝缘体膜包括未掺杂的氧化物膜，例如由四乙基正硅酸盐("TEOS") 沉积的氧化物膜，而在其它实施例中，绝缘体膜包括掺杂的氧化物膜，例如BPSG或PSG。 在其它实施例中可使用其它非氧化物绝缘体。在示范性实施例中，绝缘体膜114沉积到 对应于将形成于集成电路中的导体高度的厚度。如图5所说明，硬掩模层116沉积在绝缘体膜114上。在一个实施例中，硬掩模层 116包括非晶硅，但在其它实施例中可使用其它材料。如图6A所说明，多个间隔件118形成于硬掩模层116上。在示范性实施例中，使用 例如图1A到1F中说明的技术的间距加倍技术，使用所揭示的光致抗蚀剂掩模、向临时 层的转移、各向同性蚀刻和间隔件工艺来形成间隔件。在示范性实施例中，间隔件包括 可相对于下伏硬掩模层116选择性地蚀刻的低温氧化物材料。举例来说，在一个实施例 中，以小于约400°C的温度沉积间隔件。在另一实施例中，使用原子层沉积工艺沉积间 隔件。用于间隔件的示范性材料包含氧化硅、氮化硅、多晶硅和碳。在间隔件118之间的是间隙120，其对应于集成电路的将沉积有导电材料的区域。在 图6A所说明的示范性实施例中，间隙120与导电插塞IIO垂直对准。在示范性实施例中，间隔件118与间隙120之间的间隔在集成电路100的阵列区域 102与外围区域104之间变化。这在图6B中进一步说明，图6B示意展示间隔件118和 介入间隙120的顶视图。图6B还说明间隔件118大体上遵循形成于光可界定的层中的线 的轮廓，借此形成多个环状末端124。如图7所说明，BARC 122涂覆在间隔件118上。视需要在旋涂工艺中涂覆BARC 122， 借此提供大体上平坦的表面。在BARC 122涂覆到间隔件118上之后，涂覆第二掩模。 第二掩模导致光致抗蚀剂126的图案沉积在集成电路上。光致抗蚀剂图案界定闭锁区域， 其闭锁间隔件118的环状末端124并在外围区域104中界定一个或一个以上开口 128。这 在图8A (侧视图)和8B (顶视图)中说明。如图8B所说明，在示范性实施例中，第二 掩模与间隔件118间隔开间隙120a，且与间隔件环状末端124间隔开间隙120b。间隙120a、120b适应第二掩模相对于间隔件图案的未对准。在示范性实施例中，开口 128的最小宽度取决于光刻工艺的本身分辨率，所述分辨 率在一个实施例中低至100nm，在另一实施例中低至65nm，且在另一实施例中低至45 nm。在其它实施例中可使用其它尺寸。在示范性实施例中，电路阵列区域104中的间隔 件118充分间隔开以允许接触件132 "着陆"以提供到达集成电路的其它层的互连。在示范性实施例中，在执行第二掩模之后，蚀刻BARC122，如图9所说明。在经修 改的实施例中，包含闭锁区域的由第二掩模界定的图案在蚀刻BARC之前转移到中间层。 在此类实施例中，中间层或单独的BARC用于闭锁间隔件118的环状末端124。BARC蚀刻之后是硬掩模层116的蚀刻，可相对于间隔件118选择性地蚀刻硬掩模 层116。所得的结构在图10A (沿着垂直于间隔件环的线截取的横截面图)中和在图10B (沿着间隔件环的长度截取的横截面图)中说明。在一个实施例中，硬掩模蚀刻是干式 站刻工艺。这之后是连续移除光致抗蚀剂126和BARC122，之后是氧化物蚀刻。在此类 实施例中，氧化物蚀刻将移除间隔件118与绝缘体膜114的暴露部分。导电插塞110提
供蚀刻停止。图11中说明的所得结构包含使阵列区域102中的导电插塞IIO暴露的沟槽 的图案以及外围区域104中的硬掩模层116中的其它开口 128的图案。此工序有利地降 低了沟槽的有效纵横比。在经修改的实施例中，在没有先前移除间隔件118的情况下蚀 刻图IOA和10B中说明的绝缘体膜114。在衬底材料为非反射性的实施例中视需要省略 BARC 122。不管沟槽如何形成，图IOA、 IOB和11中说明的蚀刻工艺有利地将两个掩模图案合 并由阵列区域102中的间隔件118形成的图案，以及由外围区域中的光致抗蚀剂126 形成的图案。这有效地形成具有两个相异图案的重叠，其允许蚀刻穿过集成电路100的 未由第二光致抗蚀剂层126覆盖的区域中的间隔件118之间的间隙120。如图12所说明，在示范性实施例中，导电材料130接着沉积在部分形成的集成电路 上。视需要，在沉积导电材料130之前移除硬掩模层116。合适的导电材料包含(但不限 于)钛、氮化钛、钨、氮化钽和铜。在示范性实施例中，导电材料130沉积到足以使得 ;卜围中最宽的沟槽宽度被填充的厚度。在沉积导电材料之后，使用化学机械平面化 ("CMP")工艺来分离沟槽中的导体并为集成电路提供平坦表面。所得的结构在图13中 说明。图14中提供说明用于形成本文揭示的集成电路结构中的某些结构的示范性工艺的 流程图。如所说明，在操作方块150中在存储器装置的阵列区域中的第一抗蚀剂层中界 定多个形体。可用于界定形体的抗蚀剂层的实例为光致抗蚀剂层和刻印抗蚀剂层。基于 这些形体，在操作方块152中在下部遮蔽层中使用间距倍增来界定多个间隔件环。在经 修改的实施例中，间隔件环形成于经图案化的抗蚀剂形体上，但这是较不优选的，因为 抗蚀剂通常不能承受间隔件沉积和蚀刻工艺。在操作方块156中用还界定集成电路的外 E区域中的形体的第二抗蚀剂层闭锁间隔件环的末端。在涂覆第二抗蚀剂层之后，在操 作方块158中蚀刻间隔件之间的间隙中的绝缘层，以由第二抗蚀剂层界定的图案执行所 述蚀刻。接着可在操作方块160中在部分形成的集成电路上执行金属填充和后续CMP工 艺，借此允许在集成电路阵列区域中形成金属线(操作方块162)和在集成电路外围区 域中形成电互连件(操作方块164)。互连件视需要用于连接外围内的集成电路组件，例 如逻辑组件。或者，第二掩模可界定其它图案(例如，电容器、接触件、电阻器)，同时 闭锁间隔件环。在某些实施例中，外围互连件还视需要用于形成阵列区域102与外围区域104之间 的电连接。这在图14的操作方块166中说明。举例来说，此类接触件可形成于高于图13中说明的镶嵌结构的平面中。图16中提供此类"过顶"接触件的实例。如所说明， 过顶接触件包含由互连线148连接的多个接触件146。图17A到17C提供图14中说明的方法的示范性实施例的自顶向下视图。特定来说， 图17A说明由光刻工艺界定的第一掩模134。在一个实施例中，第一掩模134界定在光 致抗蚀剂材料层中，但在其它实施例中，第一掩模134转移到另一层，例如无定形碳层。 ,图17B说明通过使用各向同性蚀刻工艺首先收縮第一掩模134，并接着在收缩的第一掩 模上执行间距加倍技术来产生间隔件图案136。施加第二金属掩模138产生图17C中说 明的示范性结构。此结构包含间隔件图案中的加宽部分，其经配置以容纳来自集成电路 的其它层的接触件139。本文揭示的集成电路制造技术中的某些技术提供优于常规技术的显著优点。举例来 说，常规方法需要三个单独掩模来界定阵列区域、界定外围区域和移除电路形体的环状 末端。相比之下，本文揭示的技术中的某些技术允许在仅使用两个掩模的镶嵌工艺中形 成间距减小的形体。如本文所描述，在示范性实施例中，可用用于界定外围形体的相同 掩模来闭锁阵列形体的环状末端。在某些实施例的另一方面中，提供规则以便于电路设计者实施本文揭示的集成电路 制造方法。掩模的配置间接对应于所形成的集成电路图案，尤其是在间隔件环(其中一 些被封闭且一些未被封闭)之间的间隙界定所关注的电路形体时。可如本文揭示使用间 距倍增和镶嵌技术形成此类形体。下文论述的规则向电路设计者提供用于建置可使用本 文揭示的技术形成的电路的指导。如本文所描述，建置电路遵从这些规则，允许混合使 用具有各种间距尺寸的互连件，同时仅使用两个掩模。具体来说，间隔件层掩模或"间隔件"用于界定电路阵列区域中的密集互连线之间的间距减小的间隔件，且金属层掩模 或"金属"用于界定电路外围区域中的互连图案。在示范性实施例中，用于界定间隔件和金属的设计规则基于两个比例因数。对于给 定的平版印刷术，F为可解析的最小形体尺寸，且D为两个掩模之间允许的最大未对准。 变量x为对应于用于界定金属线的间隔件环的形体尺寸的间距倍增比例常数(0<x<l)。 因为使用单一间距倍增技术，所以使用本文揭示的技术可实现的实际互连间距为F。在一个实施例中，在不重叠或交叉的多个相异闭合环中提取间隔件环。图15中说明 两个示范性间隔件环140，图15是为了说明而简化的示范性处于制造过程中的集成电路 的顶视图。如所说明，间隔件环具有最小宽度xF,且具有最小间隔(l-x)F。在此类实施例中，多个金属形体144由多个间隔件环140界定。因为在优选实施例 中使用镶嵌工艺，所以间隔件环(其中一些被封闭且一些未被封闭)之间的间隙界定金 属形体144,所述金属形体144随后将沉积(例如，通过物理气相沉积或化学气相沉积) 或用导电材料电镀。另外，金属形体142仅在一侧由间隔件环140界定。在两侧由间隔 件环140界定的金属形体144具有最小宽度(l-x)F。仅在一侧由间隔件环140界定的金属 形体142具有最小宽度((l-x)F+D)。金属形体也可在没有间隔件环140的限制的情况下形 成为具有对应于平版印刷技术的最小分辨率的最小宽度F。如图15所说明，金属形体144 在由间隔件环140分离时具有最小间隔xF，且金属形体142在仅在一侧由空间隔或由间 隔件环140分离时具有最小间隔F。如果金属形体142或144存在于间隔件环140的两 侧，那么与间隔件环140接触来提取金属(即，金属占据与间隔件环140直接邻近的占 地空间)。如果金属形体142仅存在于间隔件环140的一侧，那么最小间隔min(D-xF, 0) 使金属形体144与间隔件环140分离。本文详细说明的电路设计规则基于本文揭示的集成电路制造技术。特定来说，使用 特大的间隔件掩模来界定随后间距减小的形体限制了由间距减小的形体界定的金属线的 间隔。根据由本文揭示的示范性实施例提供的规则单独界定金属和间隔件层允许电路设计 者基于将出现在晶片上的实际电路形体来建置集成电路。这些规则有利地解决了当使用 间距倍增技术来形成电路形体时出现的固有限制。比例参数x的使用允许这些设计规则 与能够产生较小形体尺寸的未来间距倍增技术一起起作用。本文揭示的某些实施例可用于形成各种各样的集成电路。此类集成电路的实例包含 (但不限于)具有例如易失性和非易失性存储器装置(例如，DRAM、 ROM或快闪存储 器、NAND快闪存储器)的存储器单元阵列的电装置阵列的电路，和具有逻辑或门阵列 的集成电路。举例来说，逻辑阵列可为现场可编程门阵列("FPGA")，其具有类似于存 储器阵列的核心阵列以及具有支持的逻辑电路的外围设备。因此，使用本文揭示的技术形成的集成电路可为(例如)可包含逻辑阵列和嵌入式存储器两者的存储器芯片或处理 器，或者具有逻辑或门阵列的其它集成电路。本发明的范围尽管上述具体实施方式
揭示本发明的若干实施例，但应了解，此揭示内容仅是说明 性的且不限制本发明。应了解，所揭示的特定配置和操作可不同于上文描述的那些配置 和操作，且可在除集成电路制造以外的情形中使用本文描述的方法。
权利要求
1.一种用于在集成电路中界定图案的方法，所述方法包括在衬底的第一区域上使用光刻法在第一光致抗蚀剂层中界定多个形体；使用间距倍增在下部遮蔽层中针对所述光致抗蚀剂层中的每一形体产生至少两个形体，所述下部掩蔽层中的所述形体包含环状末端；用第二光致抗蚀剂层覆盖所述衬底的包含所述下部掩蔽层中的所述环状末端的第二区域；以及在所述衬底中穿过所述下部掩蔽层中的所述形体蚀刻沟槽图案而不蚀刻到所述第二区域中，所述沟槽具有沟槽宽度。
2. 根据权利要求1所述的方法，其中所述下部掩蔽层中的所述形体具有在约30mn与 约100nm之间的形体尺寸。
3. 根据权利要求1所述的方法，其中所述下部掩蔽层中的所述形体具有在约32.5 nm 与约65nm之间的形体尺寸。
4. 根据权利要求l所述的方法，其中所述衬底包含包括多个电组件的组件阵列，每一 所述电组件均具有大体上等于所述沟槽宽度的形体尺寸。
5. 根据权利要求l所述的方法，其中所述集成电路为快闪存储器装置。
6. 根据权利要求l所述的方法，其中在所述第一光致抗蚀剂层中界定所述形体包括用 具有选自由157nm、 193 nm、 248 nm或365 nm组成的群组中的波长的光执行光刻 法。
7. 根据权利要求l所述的方法，其中所述第一和第二光致抗蚀剂层包恭相同的光致抗 蚀剂材料。
8. 根据权利要求1所述的方法，其中使用间距倍增包括在所述第一光致抗蚀剂层中的所述形体上沉积间隔件材料；以及各向同性地蚀刻所述间隔件材料。
9. 根据权利要求l所述的方法，其中所述衬底为绝缘体。
10. 根据权利要求l所述的方法，其中在所述第二光致抗蚀剂层覆盖所述第二区域时进 行蚀刻。
11. 根据权利要求l所述的方法，其进一步包括在所述衬底的第三区域中图案化所述第 二光致抗蚀剂层。
12.根据权利要求11所述的方法，其中所述第一区域包含存储器装置的阵列区域，且所 述第三区域包含所述存储器装置的外围区域。
13. 根据权利要求12所述的方法，其中所述第三区域在邻近于所述下部遮蔽层中所述 形体的所述第二光致抗蚀剂层中包含互连区，其中随后在所述互连区中沉积金属以 提供来自所述存储器装置的外围区域的电连接。
14. 根据权利要求1所述的方法，其中于所述衬底的绝缘层中形成所述沟槽，且所述方 法进一步包括-用金属层填充所述沟槽；以及在镶嵌工艺中在所述金属层上形成向下到达所述绝缘层的平坦表面。
15. —种在阵列中制造多个导线的方法，所述方法包括-提供膜堆叠，所述膜堆叠包含与多个导电插塞接触的衬底、上覆在所述导电插塞 上的绝缘膜、上覆在所述绝缘膜上的下部掩模层以及形成于所述下部掩模层上的间 隔件阵列；在所述下部掩模层和所述间隔件阵列上沉积牺牲膜；在所述牺牲膜的一部分上形成抗蚀剂掩模，所述抗蚀剂掩模界定所述间隔件阵列 上的开口，其中可相对于所述抗蚀剂掩模选择性地蚀刻所述下部掩模层和所述牺牲 膜；蚀刻所述牺牲膜并暴露所述下部掩模层的一部分；蚀刻所述下部掩模层并暴露所述绝缘膜的一部分；在所述绝缘膜的暴露部分中蚀刻多个沟槽以暴露所述导电插塞的至少一部分； 执行进入所述多个沟槽中的金属沉积；以及在镶嵌工艺中形成在所述金属与所述绝缘膜之间交替的平坦表面。
16. 根据权利要求15所述的方法，其中所述沟槽形成过顶位线阵列。
17. 根据权利要求15所述的方法，其进一步包括在蚀刻所述多个沟槽之前移除所述间 隔件阵列。
18. 根据权利要求15所述的方法，其进一步包括在蚀刻所述多个沟槽之前移除所述间 隔件阵列、所述抗蚀剂掩模和所述牺牲膜。
19. 根据权利要求15所述的方法，其中所述间隔件阵列具有多个环状末端，且其中所 述抗蚀剂掩模覆盖所述间隔件阵列的环状末端。
20. 根据权利要求15所述的方法，其中所述阵列为存储器阵列。
21. 根据权利要求15所述的方法，其中所述阵列为逻辑阵列。
22. 根据权利要求15所述的方法，其中所述牺牲膜为绝缘膜。
23. 根据权利要求15所述的方法，其中所述牺牲膜为底部抗反射涂层。
24. 根据权利要求15所述的方法，其中所述间隔件选自由氧化硅、氮化硅、多晶硅和 碳组成的群组。
25. 根据权利要求15所述的方法，其中使用原子层沉积工艺沉积所述间隔件。
26. 根据权利要求15所述的方法，其中以小于约400°C的温度沉积所述间隔件。
27. 根据权利要求15所述的方法，其中所述间隔件具有在约30nm与约100nm之间的　形体尺寸。
28. 根据权利要求15所述的方法，其中所述间隔件具有在约32.5 mn与约65 nm之间的 形体尺寸。
29. 根据权利要求15所述的方法，其中所述间隔件具有大体上等于所述导电插塞的形 体尺寸的形体尺寸。
30. 根据权利要求15所述的方法，其中所述牺牲膜在所述间隔件阵列上形成大体上平 坦的表面。
31. —种用于集成电路中的镶嵌形体的间距倍增方法，所述方法包括-提供衬底；执行第一遮蔽过程以在所述衬底上界定间隔件线阵列，所述间隔件线由多个间隙 分离；执行第二遮蔽过程，所述第二遮蔽过程闭锁所述间隔件线的一部分且在所述集成 电路的逻辑区域中界定多个互连件；在除所述闭锁部分中之外的所述间隔件线之间的所述间隙中蚀刻多个沟槽， 沉积金属层以在所述沟槽中形成多个金属线；以及 在所述金属层上提供平坦表面以隔离所述沟槽中的所述金属线。
32. 根据权利要求31所述的方法，其中所述间隔件线具有多个环状末端，且其中所述 间隔件线的环状末端被闭锁。
33. 根据权利要求31所述的方法，其中所述集成电路为快闪存储器装置。
34. 根据权利要求31所述的方法，其进一步包括将所述互连件与所述集成电路的外围 区域连接。
35. 根据权利要求31所述的方法，其中所述间隔件线和所述间隙具有大体上相同的宽 度。
36. 根据权利要求31所述的方法，其中所述间隔件线包括氧化物材料。
37. —种在衬底上形成集成电路组件的方法，所述方法包括使用平版印刷技术图案化第一抗蚀剂层并界定多个线；使用间距倍增技术在由所述多个线界定的区域周围形成间隔件图案，其中所述间隔件包括具有环末端的伸长环；在所述环末端上沉积第二抗蚀剂层以界定所述衬底的闭锁区域；以及 选择性地蚀刻穿过所述间隔件以在所述衬底中形成多个沟槽而不蚀刻到所述闭锁区域中。
38. 根据权利要求37所述的方法，其进一步包括-将所述闭锁区域的图案从所述第二抗蚀剂层转移到硬掩模层；以及 在蚀刻所述沟槽之前移除所述第二抗蚀剂层。
39. 根据权利要求37所述的方法，其中所述第二抗蚀剂层包括无定形碳。
40. 根据权利要求37所述的方法，其中所述衬底包含上部绝缘体。
41. 根据权利要求37所述的方法，其中所述第一和第二抗蚀剂层包括相同的抗蚀剂材 料。
42. 根据权利要求37所述的方法，其中所述间隔件具有在约22 nm与约45 nm之间的 形体尺寸。
43. 根据权利要求37所述的方法，其中所述间隔件具有在约30mn与约100nm之间的 形体尺寸。
44. 根据权利要求43所述的方法，其中所述间隔件具有在约32.5 nm与约65 nm之间的形体尺寸。
45. 根据权利要求37所述的方法，其中所述间隔件具有大体上等于所述沟槽的形体尺 寸的形体尺寸。
46. 根据权利要求37所述的方法，其进一步包括向所述沟槽中和在所述沟槽上沉积金属层；以及对所述金属层进行平面化以形成在所述金属与绝缘体之间交替的平坦表面。
47. 根据权利要求46所述的方法，其中在电镀工艺中沉积所述金属层。
48. 根据权利要求46所述的方法，其中所述金属层包括选自由铜和镍组成的群组的导 体。
49. 根据权利要求37所述的方法，其进一步包括在所述衬底的邻近于阵列区域的外围 区域中图案化所述第二抗蚀剂层，其中所述间隔件形成于存储器装置的所述阵列区 域中。
50. 根据权利要求37所述的方法，其中所述集成电路组件形成快闪存储器装置。
51. —种部分形成的存储器装置，其包括位于所述存储器装置的阵列区域中的多个图案化掩模线，其中所述图案化掩模线 形成闭合环末端；以及上覆在所述掩模线的包含所述闭合环末端的一部分上的光学可界定材料，其中所 述光学可界定材料延伸进入所述集成电路的外围区域内，且在所述外围区域中进一 步界定多个形体。
52. 根据权利要求51所述的部分形成的存储器装置，其中所述图案化掩模线上覆在衬 底上。
53. 根据权利要求51所述的部分形成的存储器装置，其中所述图案化掩模线包括硅。
54. 根据权利要求51所述的部分形成的存储器装置，其中所述图案化掩模线包括氧化 硅或氮化硅间隔件。
55. 根据权利要求51所述的部分形成的存储器装置，其中所述图案化掩模线上覆在包 含导线阵列的衬底上。
56. 根据权利要求51所述的部分形成的存储器装置，其中所述图案化掩模线具有在约 30 nm与约100 nm之间的形体尺寸。
57. 根据权利要求51所述的部分形成的存储器装置，其中所述图案化掩模线具有在约 32.5 nm与约65nm之间的形体尺寸。
58. 根据权利要求51所述的部分形成的存储器装置，其中所述光学可界定材料包括光 致抗蚀剂。
59. 根据权利要求51所述的部分形成的存储器装置，其中所述图案化掩模线为经间距 倍增的间隔件线。
60. —种在集成电路中界定互连图案的方法，所述方法包括设计多个彼此不重叠的经间距倍增的闭合间隔件环，其中 平版印刷技术能够解析具有最小形体尺寸F的间隔件环，所述多个间隔件环具有大体上恒定的环宽度xF，其中x界定对应于所述间隔件 环的形体尺寸的间距倍增比例常数，且所述间隔件环彼此分离开可变的间隙距离，最小间隙距离为(l-x)F;以及 界定将在镶嵌工艺中形成的金属互连件图案，其中所述金属互连件图案经配置以 连接到使所述间隔件环分离的所述间隙，其中所述金属互连件在两侧与间隔件环分离时具有最小宽度(l-x)F，在一侧与间隔 件环分离时具有最小宽度((l-x)F+D)，且在空间上不受间隔件环限制时具有最小 宽度F，其中D界定所述间隔件环与所述金属互连件之间的最大未对准，且所述金属互连件在由间隔件分离时彼此分离开最小间隔xF，且在未由间隔件分 离时彼此分离开最小间隔F。
61. 根据权利要求60所述的方法，其中如果金属互连件存在于所述多个间隔件环之一 的两侧上，那么所述金属经设计以接触所述间隔件环。
62. 根据权利要求60所述的方法，其中如果金属互连件存在于所述多个间隔件环之一 的一侧上，那么最小间隔min(D-xF, O)经设计以使所述金属互连件与所述间隔件环分离。
63. —种遮蔽工艺，其包括提供衬底；使用间距倍增技术在所述衬底的第一区域上界定第一图案，所述第一图案包含由环状末端连接件连接的至少一对形体；在所述衬底的第二区域上界定第二图案；以及界定所述第一图案的衍生图案，其中对应于所述至少一对形体的一对形体未由所 述环状末端连接件连接；其中所述第一图案、所述第二图案以及所述衍生图案由两个掩模界定。
64. 根据权利要求63所述的遮蔽工艺，其中所述衬底的第二区域为集成电路的逻辑区域；且 所述第二图案在所述逻辑区域中界定多个互连件。
65. 根据权利要求63所述的遮蔽工艺，其中所述形体彼此分离开具有一间隙宽度的间隙；且 所述形体具有大体上等于所述间隙宽度的形体宽度。
66. 根据权利要求63所述的遮蔽工艺，其中通过使用所述两个掩模中的一者执行蚀刻 工艺而在形成所述衍生图案时省略所述环状末端连接件。
67. 根据权利要求63所述的遮蔽工艺，其中使用光刻工艺界定所述第一和第二图案。
68. —种形成包含阵列区域和外围区域的存储器装置的方法，所述方法包括在所述阵列区域中界定多个图案化掩模环，所述图案化掩模环彼此分离开一间隙 区域；在所述阵列区域的一部分和外围区域的至少一部分上上覆平版印刷掩模，其中所 述平版印刷掩模覆盖所述图案化掩模环的至少一部分；在由所述平版印刷掩模保持暴露的区域中形成导电材料；以及 在所述导电材料上形成多个接触件，其中所述多个接触件中的至少一者位于所述图案化掩模环内，且其中所述多个接触件中的至少一者位于使所述图案化掩模环分 离的所述间隙区域中。
69. 根据权利要求68所述的方法，其中所述平版印刷掩模以直角横切所述多个图案化 掩模环。
70. 根据权利要求68所述的方法，其中所述多个图案化掩模环的一部分在第一区域中 具有第一环宽度，且在第二区域中具有第二环宽度，其中所述第二环宽度大于所述 第一环宽度。
71. 根据权利要求70所述的方法，其中将接触件定位于所述第二区域中。
72. 根据权利要求68所述的方法，其中所述多个图案化掩模环包括氧化硅或氮化硅。
73. 根据权利要求68所述的方法，其进一步包括将所述多个接触件中的至少一部分连 接到导线阵列。
全文摘要
一种用于在集成电路(100)中界定图案的方法包括在衬底(108)的第一区域(102)上使用光刻法在第一光致抗蚀剂层中界定多个形体。所述方法进一步包括使用间距倍增在下部遮蔽层(116)中针对所述光致抗蚀剂层中的每一形体产生至少两个形体(120)。所述下部掩蔽层(116)中的所述形体包含环状末端(124)。所述方法进一步包括用第二光致抗蚀剂层(126)覆盖所述衬底(108)的包含所述下部掩蔽层(116)中所述环状末端(124)的第二区域(104)。所述方法进一步包括在在所述衬底(108)中穿过所述下部掩蔽层中的所述形体蚀刻沟槽图案而不蚀刻到所述第二区域(104)中。所述沟槽具有沟槽宽度。
文档编号H01L21/311GK101151720SQ200680010516
公开日2008年3月26日 申请日期2006年2月27日 优先权日2005年3月28日
发明者刘增涛, 卢安·C·特兰, 埃里克·弗里曼, 拉塞尔·尼尔森, 约翰·李 申请人:美光科技公司