专利名称：氧化硅层的选择性移除的制作方法
技术领域：
本发明涉及一种半导体器件的制造方法。尤其是，本发明涉及互补型金属
氧化物半导体(CMOS)技术。
背景技术：
在现代的CMOS技术中，有利用全硅化(FUSI, fblly silicided)栅极的趋 势。在这种器件中希望具有N沟道金属氧化物半导体(MOS)晶体管上的特定 栅极硅化物和P沟道MOS晶体管上的不同栅极硅化物。硅化物可以是不同金 属的硅化物或具有不同化学计量特性的相同金属的硅化物。这种不同的化学计 量特性例如由硅层与不同厚度的金属层的反应引起。通常，形成不同类型的栅 极需要专用的掩模步骤，以使NMOS器件的栅电极的硅化物的形成与PMOS 器件的栅电极的硅化物的形成分开。
图1A至1E示意性地示出了形成具有栅极的半导体器件的已知方法，其上 部包括不同的硅化物类型，如在美国申请US2005/0156208 (该文献没有公开 FUSI栅极)中所描述的。在这些图中，左侧对应于P沟道MOS 100，右侧对 应于N沟道MOS102, 二者制造成到达中间。PMOS 100包括多晶硅栅极104、 间隔物106、 108和栅极电介质110。 NMOS 102包括多晶硅栅极114、间隔物 116、 118和栅极电介质120。源/漏区122、 124形成在PMOS栅极结构的两侧， 源/漏区126、 128形成在NMOS栅极结构的两侧。
如图1A所示，PMOS晶体管100覆盖有硬掩模130，例如氧化硅层，其是 由光刻步骤中沉积的Si02层产生的。
图1B示出了下一步骤，第一金属层142、 144分别沉积在PMOS 100和 NMOS102上方，金属层包括相同的金属。然后实施退火步骤以便分别在源/漏区126、 128中形成金属硅化物区域146、 148以及在NMOS 102的栅极114的 区域150中形成金属硅化物，而没有在被硬掩模130保护的PMOS 100的那些
部分中形成。
如图1C所示，然后利用金属蚀刻，从PMOS 100和NMOS 102移除未反 应的金属，并且还利用蚀刻工艺例如湿法蚀刻或干法蚀刻，从PMOS IOO移除 硬掩模130。
接下来，如图1D所示，在PMOS IOO和NMOS 102的上方分别沉积第二 金属层152、 154，金属层包括不同于用于层142、 144的第一金属的金属。再 次实施退火步骤，以便分别在源/漏区122、124中形成金属硅化物区域156、 158, 以及在PMOS 100的区域160中形成金属硅化物。
如图1E所示，在利用金属蚀刻移除未反应的金属之后，PMOS晶体管100 形成了第一金属硅化物的源/漏区156、 158和栅极区域160，并且NMOS晶体 管102形成了第二金属硅化物的源/漏区146、 148和栅极区域150。
根据图1A进行以上描述的形成硬掩模130的步骤需要专用的光刻步骤， 其缺点是，需要额外时间和增加与该工艺有关的成本。
美国专利6204103 (IBM)涉及具有用于PMOS和NMOS晶体管的不同硅 化物栅极的CMOS电路。
美国专利申请2005/0164433涉及制备CMOS晶体管的方法。
发明内容
本发明的一个目的在于处理上述的缺点。
根据本发明的第一方面，提供了一种制备包括不同硅化物层的器件的方法。 该方法包括如下步骤在该器件的第一区域内形成第一氧化硅层，在该器件的 第二区域内形成第二氧化硅层，将第一类型的掺杂离子注入到第一区域中，将 第二类型的掺杂离子注入到第二区域中，以及蚀刻第一和第二区域一预定的持 续时间以便移除第一氧化硅层并保留第二氧化硅层的至少一部分。
根据本发明的一实施例，第一类型的掺杂离子比第二类型的掺杂离子重。第一掺杂离子可选地或另外可注入比第二掺杂离子大的量，和/或以大的能量注 入。
根据另一实施例，第一氧化硅层是由高温沉积形成的高热氧化物。
根据本发明的一些实施例，该器件是CMOS器件，且第一氧化硅层形成在 第一MOS晶体管的多晶硅栅电极上方；以及第二氧化硅层形成在第二MOS晶 体管的多晶硅栅电极上方。
根据本发明的另一实施例，第一类型的掺杂离子注入到第一区域中的步骤 还形成第一 MOS晶体管的源区和漏区，以及第二类型的掺杂离子注入到第二 区域中的步骤还形成第二MOS晶体管的源区和漏区。
根据本发明的另一实施例，该方法进一步包括以下步骤在第一和第二区 域上方沉积第一金属层，执行第一退火步骤以在第一 MOS晶体管中形成第一 硅化物的第一硅化物栅电极和第一硅化物的硅化物源区和漏区，蚀刻第一和第 二区域以便移除第二氧化硅层的至少一部分，在第一和第二区域上方沉积第二 金属层，以及执行第二退火步骤以在第二 MOS晶体管中形成第二硅化物的第 二硅化物栅电极。
根据本发明的一实施例，第一退火步骤还在第二 MOS晶体管中形成第一 硅化物的硅化物源区和漏区。
根据本发明的另一方面，提供了一种CMOS器件，包括N沟道MOS晶体 管和P沟道MOS晶体管，N沟道和P沟道MOS晶体管之一的栅电极以及N 沟道和P沟道MOS晶体管每个的源区和漏区由第一硅化物形成，且N沟道和 P沟道MOS晶体管中另一个的栅电极由第二硅化物形成。
根据本发明的另一方面，提供一种制备CMOS器件的方法，包括以下步骤 在形成在第一区域中的第一 MOS晶体管的栅电极的上方形成第一氧化硅层以 及在形成在第二区域中的第二 MOS晶体管的栅电极上方形成第二氧化硅层， 将第一类型的掺杂离子注入到第一区域中，将第二类型的掺杂离子注入到第二 区域中，蚀刻第一和第二区域一预定的持续时间以便移除第一氧化硅层并保留 第二氧化硅层的至少一部分，在第一和第二区域上方沉积第一金属层，使第一和第二区域退火以便在第一MOS器件的栅电极中以及第一和第二MOS晶体管
的源区和漏区中形成第一金属硅化物，蚀刻第一和第二区域以便移除第二氧化 硅层的剩余部分，在第一和第二区域上方沉积第二金属层以及使第一和第二区
域退火以便在第二MOS晶体管的栅电极中形成第二金属硅化物。
参考多个实例以及参考附图，将在下面的描述中详细地描述本发明的目的、 特征和优点以及其它方面，其中
图1A至1E为示出形成一对M0S晶体管的已知方法的步骤的示意截面和
图2A至2J是示出根据本发明的实例形成一对互补MOS晶体管的方法中 的步骤的示意截面图。
为了清楚起见，在全部图中，图中的相同元件用相同的附图标记标注。此 外，如通常集成电路表示方法，各图未按规定比例绘制。
具体实施例方式
图2A至2J示出了制备一对CMOS晶体管部分的方法。晶体管左侧是P沟 道MOS晶体管200,晶体管右侧是N沟道MOS晶体管202，两个晶体管形成 在共用硅衬底204的不同导电类型的部分上。浅沟槽隔离(STI)形式的隔离区 206,形成在两个晶体管之间的衬底204中。
如图2A所示，PMOS晶体管200包括栅极，该栅极包括形成在栅极氧化 物212上的初始多晶硅栅电极层210。在栅电极210上形成氧化硅层214。在栅 极的每一侧形成合适的介质材料的间隔物216、 218。 NMOS晶体管202包括栅 极，该栅极包括形成在栅极氧化物222上的初始多晶硅栅电极层220。在栅电 极220上形成氧化硅层224。在栅极的每一侧上形成适当介质材料的间隔物226、 228。在PMOS晶体管200的栅极的两侧上设置LDD源/漏区230、 232，以及 在NMOS晶体管202的栅极的两侧上设置LDD源/漏区234和236，在间隔物形成之前形成这些LDD区。
图2B和2C分别示出了第一和第二源/漏离子注入步骤，其在该类型的 CMOS制备中是标准步骤。
如图2B所示，在PMOS200的区域上方形成光刻胶材料238,防止离子注 入到该区域中。NMOS 202不受光刻胶保护，并接受第一类型的掺杂离子的离 子注入物240。 N沟道MOS晶体管202例如注入有砷原子。该注入的掺杂离子 会导致N类型源/漏区234、 236的1ST掺杂，产生高掺杂的源/漏区242、 244。 N^参杂离子还会渗入NMOS晶体管202的氧化硅层224中。
如图2C所示，然后移除光刻胶238，并将光刻胶材料248涂敷到晶体管 202的区域，保护其不被离子注入。晶体管200接收第二类型掺杂离子的离子 注入物250。 P沟道晶体管200例如注入硼原子。该注入的掺杂离子会导致p 类型源/漏区230、 232的P+掺杂，产生高掺杂的源/漏区252、 254。 P+掺杂离子 还会渗入PMOS晶体管200的氧化硅层214。
如图2D所示，然后移除光刻胶248,使PMOS晶体管200的氧化硅层214 注入B离子，NMOS晶体管202的氧化硅层224注入As离子。
在图2E所示的下一步骤中，在该块上执行湿法蚀刻，例如HF(氢氟酸， hydrofluoric acid )湿法蚀刻。当晶体管202的氧化硅层224注入了 As离子时， 其通过蚀刻工艺比注入B离子的晶体管200的氧化硅层214更快地移除了。选 择湿法蚀刻的持续时间以便移除晶体管202的氧化硅层224，同时晶体管200 的氧化硅层214的至少一部分保留并且现在将该氧化硅层标记为214'。
图2F示出了在晶体管200、 202的区域上方沉积镍层256的下一步骤。
接下来，如图2G所示，执行热处理，例如退火工艺，以便镍层256与NMOS 晶体管202的栅电极220的多晶硅反应，以形成延伸至氧化层222的硅化镍栅 电极220'。同时该栅极是全硅化栅极，可以在该栅极内共存两个状态，例如在 栅极顶部的硅化物Ni2Si和在氧化物界面的栅极底部的NiSi。当该硅化物区域 决定该栅极的功函数时，全硅化的栅极应在氧化物界面提供所希望的硅化物相 位。在晶体管202的源区和漏区242和244中也会出现类似的反应，如分别由 区域258和260所示的。在晶体管200的源区和漏区252和254中也会出现该 反应，如分别由区域262和264所示的。控制该反应以便形成在晶体管202和 200的源区和漏区242、 244、 252、 254中的硅化镍层的深度小于这些区域的深 度，由此使未反应的硅层与硅化镍和衬底204隔开。由于部分保留的保护氧化 硅层214'，在PMOS晶体管200的栅极处没有出现反应。
如图2H所示，在利用适当的金属蚀刻移除了残留金属之后，移除晶体管 200的氧化硅层214'。这是通过第二蚀刻工艺实现的，其还可以是HF湿法蚀刻。
接下来，参考图21，然后在两个晶体管的区域上方沉积钛层266。
如图2J所示，执行热处理或退火工艺，并且钛与晶体管200的栅电极210 的硅反应，形成了硅化钛电极210'。该硅化钛层延伸至氧化层212，但还可包 括用于硅化镍栅极的如上所述硅化物的多个状态。再次，可以利用适当的金属 蚀刻移除残留的钛。
在沉积第一镍层256之后在热处理期间生成的硅化镍是稳定的，因此在第 二热处理期间在钛层266和硅化镍之间没有出现反应。
如图2J所示，CMOS器件会产生不同硅化物的栅极。晶体管202的栅电极 以及源区和漏区，以及晶体管200的栅电极以及源区和漏区，由第一硅化物形 成，在该实例中为硅化镍。晶体管200的栅电极由第二硅化物形成，在该实例 中为硅化钛。
根据本发明，提供一种选择性地移除氧化硅层而不需要专用光刻步骤的方 法。这是通过利用用于形成该器件的有源源区和漏区的离子注入步骤实现的。 如以上描述的图2B和2C所示的，可以改变离子的注入以调节氧化硅层214和 224的蚀刻选择性。蚀刻工艺的效率，和因此蚀刻氧化硅层的速率感应于掺杂 该器件的原子的性质。
对于可以用于N"和P+离子注入的离子有比较大的选择，允许氧化硅层的蚀 刻选择性被控制。在以上描述的实例中，砷用于掺杂W有源区，硼用于P+有源 区，由此更快地蚀刻NMOS晶体管上方的氧化硅层，因此该层首先被移除。能够使用许多可选掺杂材料，其将改变氧化硅层的蚀刻率。例如，如果NMOS的 W区域通过注入相对轻的原子磷形成，同时PMOS的P+区域通过注入包括硼原 子结合另外的原子例如氟的重分子形成，换句话说通过注入氟化硼(BF3)分子 形成，则能首先移除PMOS氧化硅层214。
此外，当以较高的能量注入会导致对氧化硅层的结构的更大损伤时，可以 通过增加执行离子注入的能量来增加用于特定氧化硅层的蚀刻工艺的蚀刻率。 离子注入的能级在一定程度上是由有源区中需要的注入深度确定的。然而，当 利用会导致对氧化层的较少损伤的较低能量的轻原子、或会导致更多损失的较 高能量的重原子时，可以实现相同的注入深度。同样，离子注入的量越大，或 掺杂工艺的持续时间越长，导致对氧化层的损伤就越大，因此蚀刻工艺就越快。
在一些实施例中，以上描述的任一个或两个注入步骤可包括中性原子例如 Si或Ge的注入以提供对氧化物掩模任一个的进一步的损伤且由此增强了蚀刻 工艺的选择性。
如果氧化硅密集，例如如果通过高温沉积或形成(高热氧化物、或热生长 氧化物)或通过退火处理形成，则氧化硅层上的掺杂离子的注入效应是更显著 的。
对于本领域技术人员显而易见的是，可以使用各种金属形成金属硅化物。 在通常的情形下，可以在第一金属沉积步骤中沉积第一金属A，在第一退火步 骤之后形成硅化物AxSiy，然后在第二金属沉积步骤中沉积第二金属B，在第二 退火步骤之后形成硅化物BvSiw，其中x、 y、 v和w是硅化物的化学计量特性， 其取决于金属的类型和形成的方式。
同时以上描述的方法使用两种不同的金属形成不同的栅极硅化物，可选地 不同的硅化物结构可以通过改变沉积在晶体管200、 202上方的金属层256和 266的厚度来实现。金属层256和266可以是相同或不同的金属。例如，可以 沉积第一镍层256，得到用于晶体管200和202的NMOS栅极220'以及源区和 漏区的硅化物NiSi。层266可以是厚的镍层，产生用于PMOS栅极210'的硅化 物Ni3Si。形成的硅化物结构也取决于退火步骤的温度以及退火步骤的持续时间。
以上描述的方法涉及形成具有栅极由不同的硅化物形成的第一和第二晶体 管的CMOS器件，其中有源区还必须通过离子注入形成。对于本领域技术人员 显而易见的是，本发明不限于该特定的应用。本发明可应用到其中需要选择蚀
刻例如用于制造微机器、例如微-电-机械系统(MEMS)的所有的硅上技术。
同时本说明书已根据包括一对MOS晶体管的CMOS器件描述了本发明的 实施例，但实际上，本实施例制备的是包括大量晶体管的器件，且对于本领域 技术人员显而易见的是，本发明可以应用到任一尺寸的器件的制备上。
由此描述的本发明的至少一个示例性实施例，各种改变、修改和改进对于 本领域技术人员是容易实现的。这种选择、修改和改进指的是在本发明的范围 内。因此，前述描述仅是实例且不是指限制性的。本发明仅由以下权利要求和 其等效变形中定义的那样限制。
权利要求
1.一种制备器件的方法，包括以下步骤在所述器件的第一区域内形成第一氧化硅层(224)，在所述器件的第二区域内形成第二氧化硅层(214)；将第一类型的掺杂离子(240)注入到所述第一区域中；将第二类型的掺杂离子(250)注入到所述第二区域中；以及蚀刻所述第一和第二区域一预定的持续时间，以便移除所述的第一氧化硅层(224)，并保留所述第二氧化硅层(214)的至少一部分(214′)。
2. 如权利要求l所述的方法，其中所述第一类型的掺杂离子(240)比所 述第二类型的掺杂离子(250)重。
3. 如权利要求l所述的方法，其中注入到所述第一区域中的所述第一类型 的掺杂离子(240)的量大于注入到所述第二区域中的所述第二类型的掺杂离子(250)的量。
4. 如权利要求1所述的方法，其中所述第一类型的掺杂离子(240)注入 到所述第一区域中的能量大于所述第二类型的掺杂离子(250)注入到所述第二 区域中的能量。
5. 如权利要求1所述的方法，其中所述第一氧化硅层(224)是通过高温 沉积形成的高热氧化物。
6. 如权利要求l所述的方法，其中所述器件是CMOS器件，且所述第一 氧化硅层(224)形成在第一MOS晶体管(202)的多晶硅栅电极(220)上方， 所述第二氧化硅层(214 )形成在第二 MOS晶体管(200 )的多晶硅栅电极(210 ) 上方。
7. 如权利要求6所述的方法，其中第一类型的掺杂离子(240)注入到所 述第一区域中的所述步骤还形成所述第一 MOS晶体管(202)的源区和漏区(242、 244),第二类型的掺杂离子(250)注入到所述第二区域中的所述步骤 还形成所述第二MOS晶体管(200)的源区和漏区(252、 254)。
8. 如权利要求7所述的方法，进一步包括以下步骤 在所述第一和第二区域上方沉积第一金属层(256);执行第一退火步骤以在所述第一MOS晶体管(202)中形成第一硅化物的 第一硅化物栅电极(220')和所述第一硅化物的硅化物源区和漏区(258、 260 );蚀刻所述第一和第二区域以便移除所述第二氧化硅层(214)的所述至少一 部分(214');在所述第一和第二区域上方沉积第二金属层(266);以及 执行第二退火步骤以在所述第二MOS晶体管(200)中形成第二硅化物的 第二硅化物栅电极(210')。
9. 如权利要求8所述的方法，其中所述第一退火步骤还在所述第二MOS 晶体管(200)中形成所述第一硅化物的硅化物源区和漏区(262、 264)。
10. —种CMOS器件，包括N沟道MOS晶体管(202 )和P沟道MOS晶 体管(200)，所述N沟道和P沟道MOS晶体管之一的栅电极(220')和所述N 沟道和P沟道MOS晶体管每个的源区(258、 262)和漏区(260、 264)由第 一硅化物形成，且所述N沟道和P沟道MOS晶体管中另 一个的栅电极(210') 由第二硅化物形成。
全文摘要
本发明涉及一种制备器件的方法，包括在所述器件的第一区域内形成第一氧化硅层，在所述器件的第二区域内形成第二氧化硅层，将第一类型的掺杂离子注入到所述第一区域中，将第二类型的掺杂离子注入到所述第二区域中，以及蚀刻所述第一和第二区域一预定的持续时间以便移除所述的第一氧化硅层并保留所述第二氧化硅层的至少一部分。
文档编号H01L21/311GK101305458SQ200680038911
公开日2008年11月12日 申请日期2006年10月17日 优先权日2005年10月18日
发明者亚历山大·蒙多, 帕斯卡·贝松, 马库斯·慕勒 申请人:St微电子(克偌林斯2)Sas公司;意法半导体有限公司;恩智浦半导体