专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种具有层间接触结构的半导体器件，并涉及该半导体的制造方法。
背景技术：
在由n沟道MOS(金属氧化物半导体)场效应晶体管(nMOS)和p沟道MOS场效应晶体管(pMOS)组成的互补MOS场效应晶体管(CMOS)中，为了使nMOS和pMOS晶体管加速，希望增加nMOS和pMOS晶体管中每一个的载流子迁移率。
根据用于增加载流子迁移率的常规技术，在Si沟道区下方的层中、或在夹有Si沟道区的源区和漏区中使用硅锗(SiGe)。在另一常规技术中(例如，在日本未审专利公布No.2005-057301中公开的)，在晶体管上方形成预定的膜(例如，具有预定厚度或预定面积的膜)，以向晶体管中的沟道区施加应力，这里，应力根据预定的膜确定。
通常，沟道区中的张应力在增加电子迁移率方面是有效的，而沟道区中的压应力在增加正极的迁移率方面是有效的。在CMOS结构中，nMOS子结构(例如，nMOS晶体管)和pMOS子结构(例如，pMOS晶体管)中的载流子迁移率可以分别通过形成向nMOS子结构施加张应力的膜和向pMOS子结构施加压应力的膜而增加。
然而，在其内形成有分别向nMOS子结构和pMOS子结构中的沟道区施加预定应力的膜的结构中，会出现如下所说明的问题。
在指出问题之前，下面首先说明一下在组成CMOS变换器电路(作为由nMOS子结构和pMOS子结构组成的半导体器件的实例)的nMOS子结构和pMOS子结构的上方形成不同应力膜的方法。
图35至图41是CMOS结构的主要部分的示意性剖视图，其用于示出形成应力膜方法的实例；其中，图35示出了在形成应力膜之前的阶段的主要部分，图36示出了其中形成第一蚀刻停止膜的阶段，图37示出了其中形成第一应力膜和第二蚀刻停止膜的阶段，图38示出了第一蚀刻阶段，图39示出了其中形成第二应力膜和第三蚀刻停止膜的阶段，图40示出了第二蚀刻阶段，图41示出了其中形成层间绝缘膜的阶段。
在用于形成应力膜的方法的第一阶段，如图35所示，在Si衬底101上形成包含nMOS子结构120和pMOS子结构130的CMOS结构100作为基本结构。在CMOS结构100中，nMOS子结构120和pMOS子结构130的元件隔离通过用于浅沟槽隔离(STI)设置的沟槽102来实现。在Si衬底101中，在nMOS子结构120附近形成p阱121，在pMOS子结构130附近形成n阱131。p阱121和n阱131之间的界面近似位于nMOS子结构120和pMOS子结构130之间的中部。
通过栅绝缘膜103在nMOS子结构120和pMOS子结构130的上方设置nMOS子结构120和pMOS子结构130共用的栅电极104，并且在栅电极104的侧部上形成侧壁(未示出)。另外，在栅电极104两侧上的Si衬底101中形成源区和漏区(未示出)。而且，在栅电极104的上方形成钴(Co)、镍(Ni)、钛(Ti)等的硅化物的区域105。尽管未示出，但也可以在源区和漏区上方与栅电极104一样形成硅化物区。
在形成具有上述图35的基本结构的CMOS结构100之后，通过利用TEOS(正硅酸四乙酯)形成具有近似10nm厚的氧化硅(SiO2)膜作为第一蚀刻停止膜106，如图36所示。
然后，如图37所示，在图36的层叠结构上方形成被设计用于施加张应力且近似80nm厚的氮化硅(SiN)膜作为第一应力膜107。另外，在第一应力膜107上形成近似20nm厚的SiO2等的膜作为第二蚀刻停止膜108。在第一蚀刻步骤中使用第二蚀刻停止膜108作为硬掩模，其在以后说明。可选地，也可以不形成第二蚀刻停止膜108。
在形成第一应力膜107和第二蚀刻停止膜108之后，在第一蚀刻步骤中，通过蚀刻去除第一应力膜107和第二蚀刻停止膜108形成在pMOS子结构130上方的部分。在第一蚀刻步骤之后，仅在nMOS子结构120上方留有第一应力膜107和第二蚀刻停止膜108，如图38所示。
随后，如图39所示，在图38的层叠结构上方形成被设计用于施加压应力且近似80nm厚的另一层氮化硅(SiN)膜作为第二应力膜109。另外，在第二应力膜109上形成近似20nm厚的SiO2等的膜作为第三蚀刻停止膜110。在第二蚀刻步骤中使用第三蚀刻停止膜110作为硬掩模，其在以后说明。可选地，也可以不形成第三蚀刻停止膜110。
在形成第二应力膜109和第三蚀刻停止膜110之后，在第二蚀刻步骤中，通过蚀刻去除第二应力膜109和第三蚀刻停止膜110形成在nMOS子结构120上方的部分。在第二蚀刻步骤之后，仅在pMOS子结构130上方留有第二应力膜109和第三蚀刻停止膜110，如图40所示。在图40所示的结构中，留在nMOS子结构120和位于nMOS子结构120与pMOS子结构130之间的一个沟槽102上方的这部分第一应力膜107，与留在pMOS子结构130和该沟槽102上方的这部分第二应力膜109，彼此并不分开并且彼此并不交叠。就是说，上述的部分第一应力膜107和上述的部分第二应力膜109在p阱121和n阱131之间的界面的正上方的位置处彼此邻接。
在上述方法中，在形成用于施加张应力的第一应力膜107之后形成用于施加压应力的第二应力膜109。可选地，可以在形成用于施加压应力的第二应力膜109并进行图案化和蚀刻之后，形成用于施加张应力的第一应力膜107。
在形成图40中所示的结构之后，在图40的结构上方形成近似370nm厚的SiO2或磷硅酸玻璃(PSG)的膜，如图41中所示。其后，形成延伸穿过层间绝缘膜111至硅化物区105的深度的接触孔，然后以用于电极的预定材料填充该接触孔，以便形成接触电极。
图42和图43是CMOS结构主要部分的第一实例的示意性剖视图和俯视图。在图42和图43中，接触孔形成区(其中形成了接触孔)由虚线标示。在图43中，未示出层间绝缘膜111以及第一蚀刻停止膜106和第二蚀刻停止膜108。
根据正常设计，如图42和图43所示，接触孔形成区112(其中形成了延伸到硅化物区105的接触孔)设置为使得该接触孔形成区112的中心近似位于第一应力膜107和第二应力膜109之间的界面——即p阱121和n阱131之间的界面——的正上方。在图42和图43中，p阱121和n阱131之间的界面由虚线Q标示。
然而，在如上所述接触孔形成区112中形成接触孔的情况下，根据前述用于形成应力膜的方法，在接触孔底部的第二应力膜109的厚度是第一应力膜107厚度的近似两倍，如图42所示。因此，如果简单地蚀刻接触孔形成区112的底部附近的部分，则根据第一应力膜107和第二应力膜109的性质，即使当用于露出硅化物区105的过蚀刻在第一应力膜107中足够时，该用于露出硅化物区105的过蚀刻在第二应力膜109的厚部分也变得不够。在这种情况下，可以使过蚀刻足以去除第二应力膜109的厚部分。然而，当进行导致足以去除第二应力膜109的厚部分的过蚀刻的蚀刻时，硅化物区105的、位于接触孔形成区112底部下方的部分(具体地，硅化物区105的、位于第一应力膜107下方的部分)易于产生蚀刻损伤，其会导致例如电阻增加的问题。
尽管在图42和图43所示的实例中第一应力膜107和第二应力膜109彼此邻接，但实际上，第一应力膜107和第二应力膜109可能部分交叠，或会在第一应力膜107和第二应力膜109之间产生间隙。
图44和图45是CMOS结构的主要部分的第二实例和第三实例的示意性剖视图，其中标示有接触孔形成区。在图44和图45中，与图42和图43相同的元件采用与图42和图43相同的附图标记。
在图44所示的第二实例中，第二应力膜109的一部分在接触孔形成区112的底部与第一应力膜107(其在第二应力膜109之前形成)交叠。在图45所示的第三实例中，在接触孔形成区112底部的第一应力膜107和第二应力膜109之间产生了间隙。上述交叠或间隙是由图案化形成第一应力膜107和第二应力膜109过程中的未对准造成的。实际上，图42、图44和图45中所示情形中的一个或混合态可能会出现在接触孔形成区112的底部。
例如，考虑在设计用于图42中所示结构(应力膜107和109的边缘邻接)的蚀刻条件下蚀刻包含图44或图45中所示结构的接触孔形成区112的情况。上述蚀刻条件下的蚀刻不能在第一应力膜107和第二应力膜109交叠的区域中实现足够的过蚀刻，以致由上述蚀刻形成的开口不足以形成接触孔。尤其是在第一应力膜107上方形成一部分第二蚀刻停止膜108的情况下，由上述蚀刻形成的开口可能更加不能满足要求。另一方面，在接触孔形成区112底部的第一应力膜107和第二应力膜109之间产生间隙的情况下，在间隙中露出的硅化物区105或硅化物区105下方的栅电极104可能会受到过度的过蚀刻的损伤。
如上所述，当预定的应力膜分离地形成在组成CMOS结构的nMOS子结构和pMOS子结构上方、并且通过应力膜之间的界面形成接触孔时，可能会在导电区例如位于接触孔下面的硅化物区或栅电极中出现蚀刻损伤，或者不能形成良好的接触孔(其延伸到导电区)，以致可能会出现电阻增加或电连接失效。
发明内容
鉴于以上问题提出了本发明。
本发明的第一目的是提供一种半导体器件，其能够有效地抑制电阻增加以及在通过由分离形成的膜组成的层而形成的接触结构中可能出现的电连接失效。
本发明的第二目的是提供一种上述半导体器件的制造方法。
为了完成以上的第一目的，提供了一种具有接触结构的半导体器件。该半导体器件包括导电区；第一膜和第二膜，其形成在所述导电区上方以实现一层；以及接触电极，其穿过所述层延伸至所述导电区，并形成为用一部分接触电极代替一部分所述层，其中要被代替的这部分层或者仅由所述第一膜组成、或者仅由所述第二膜组成、或者由一部分第一膜和一部分第二膜这二者组成，并且这部分第一膜占据这部分层的较大部分。
另外，为了完成前述的第二目的，提供了一种具有接触结构的半导体器件的制造方法。该方法包括以下步骤(a)形成导电区；(b)在所述导电区上方形成第一膜和第二膜以实现为一层；以及(c)形成穿过所述层延伸至所述导电区的接触孔，以去除一部分所述层，其中要被去除的这部分层仅由所述第一膜组成、或者仅由所述第二膜组成、或者由一部分第一膜和一部分第二膜这二者组成，并且这部分第一膜占据这部分层的较大部分；以及(d)在所述接触孔中形成接触电极。
而且，为了完成前述的第二目的，还提供了一种具有接触结构的半导体器件的另一制造方法。该方法包括以下步骤(a)在半导体结构上方形成导电区；(b)在所述导电区上方形成第一膜以形成一层；(c)去除所述第一膜的第一部分以留下所述第一膜的第二部分；(d)在进行所述步骤(a)至(c)之后，在所述半导体结构上方形成第二膜；(e)在所述第二膜的第一部分上方沉积抗蚀剂，以露出所述第二膜的第二部分；(f)通过使用所述抗蚀剂作为掩模进行各向同性蚀刻，以去除所述第二膜的所述第二部分；(g)形成延伸至所述导电区的接触孔；和(h)在所述接触孔中形成接触电极。
当结合附图借助实例阅读下面的描述，本发明的以上和其它目的、特征和优点将变得显而易见，附图通过实例示出了本发明的优选实施例。
图1是根据本发明第一实施例的半导体器件的基本结构的示意性剖视图。
图2是根据本发明的第一实施例的半导体器件的示意性剖视图，其中应力膜交叠。
图3是根据本发明的第一实施例的半导体器件的示意性剖视图，其中应力膜彼此分开。
图4和图5是根据本发明第一实施例的CMOS结构的主要部分的示意性剖视图和俯视图。
图6是根据本发明第二实施例的半导体器件的基本结构的示意性剖视图。
图7是根据本发明第二实施例的半导体器件的示意性剖视图，其中应力膜交叠。
图8是根据本发明第二实施例的半导体器件的示意性剖视图，其中应力膜彼此分开。
图9和图10是根据本发明第二实施例的CMOS结构的主要部分的示意性剖视图和俯视图。
图11至图13是根据本发明第三实施例的半导体器件的基本结构的示意性剖视图，其中一部分蚀刻停止膜未设置。
图14是根据本发明第四实施例的半导体器件的基本结构的示意性剖视图。
图15至图16是在根据本发明第五实施例的、半导体器件制造方法的中间步骤中形成的基本层的示意性剖视图。
图17是其中形成有应力膜和抗蚀剂层、并借助抗蚀剂层作为掩模进行各向同性蚀刻的结构的截面的电子显微照片。
图18A至图18F是在形成接触孔之前的阶段中应力膜和接触孔形成区的第一种结构实例的示意性剖视图，其中应力膜借助各向异性蚀刻而没有使用各向同性蚀刻分离地形成。
图19A至图19F是在形成接触孔之前的阶段中应力膜和接触孔形成区的第二种结构实例的示意性剖视图，其中应力膜借助各向异性蚀刻而没有使用各向同性蚀刻分离地形成。
图20A至图20F是在形成接触孔之前的阶段中应力膜和接触孔形成区的第三种结构实例的示意性剖视图，其中应力膜借助各向异性蚀刻而没有使用各向同性蚀刻分离地形成。
图21A至图21F是在形成接触孔之前的阶段中应力膜和接触孔形成区的第四种结构实例的示意性剖视图，其中应力膜借助各向异性蚀刻而没有使用各向同性蚀刻分离地形成。
图22A至图22F是在形成接触孔之前的阶段中应力膜和接触孔形成区的第五种结构实例的示意性剖视图，其中应力膜借助各向异性蚀刻而没有使用各向同性蚀刻分离地形成。
图23A至图23F是在形成接触孔之前的阶段中应力膜和接触孔形成区的第六种结构实例的示意性剖视图，其中应力膜借助各向异性蚀刻而没有使用各向同性蚀刻分离地形成。
图24A至图24F是在形成接触孔之前的阶段中应力膜和接触孔形成区的第七种结构实例的示意性剖视图，其中应力膜借助各向异性蚀刻而没有使用各向同性蚀刻分离地形成。
图25A至图25F是在形成接触孔之前的阶段中应力膜和接触孔形成区的第八种结构实例的示意性剖视图，其中应力膜借助各向异性蚀刻而没有使用各向同性蚀刻分离地形成。
图26A至图26F是在形成接触孔之前的阶段中应力膜和接触孔形成区的第九种结构实例的示意性剖视图，其中应力膜借助各向异性蚀刻及各向同性蚀刻分离地形成。
图27A至图27F是在形成接触孔之前的阶段中应力膜和接触孔形成区的第十种结构实例的示意性剖视图，其中应力膜借助各向异性蚀刻及各向同性蚀刻分离地形成。
图28A至图28F是在形成接触孔之前的阶段中应力膜和接触孔形成区的第十一种结构实例的示意性剖视图，其中应力膜借助各向异性蚀刻及各向同性蚀刻分离地形成。
图29A至图29F是在形成接触孔之前的阶段中应力膜和接触孔形成区的第十二种结构实例的示意性剖视图，其中应力膜借助各向异性蚀刻及各向同性蚀刻分离地形成。
图30A至图30F是在形成接触孔之前的阶段中应力膜和接触孔形成区的第十三种结构实例的示意性剖视图，其中应力膜借助各向异性蚀刻及各向同性蚀刻分离地形成。
图31A至图31F是在形成接触孔之前的阶段中应力膜和接触孔形成区的第十四种结构实例的示意性剖视图，其中应力膜借助各向异性蚀刻及各向同性蚀刻分离地形成。
图32A至图32F是在形成接触孔之前的阶段中应力膜和接触孔形成区的第十五种结构实例的示意性剖视图，其中应力膜借助各向异性蚀刻及各向同性蚀刻分离地形成。
图33A至图33F是在形成接触孔之前的阶段中应力膜和接触孔形成区的第十六种结构实例的示意性剖视图，其中应力膜借助各向异性蚀刻及各向同性蚀刻分离地形成。
图34是表示应力膜和产率的设置之间的关系的图。
图35是在形成应力膜之前阶段中CMOS结构的主要部分的示意性剖视图。
图36是在形成第一蚀刻停止膜的阶段中CMOS结构的主要部分的示意性剖视图。
图37是在形成第一应力膜和第二蚀刻停止膜的阶段的CMOS结构的主要部分的示意性剖视图。
图38是在第一蚀刻阶段中CMOS结构的主要部分的示意性剖视图。
图39是在形成第二应力膜和第三蚀刻停止膜的阶段中CMOS结构的主要部分的示意性剖视图。
图40是在第二蚀刻阶段中CMOS结构的主要部分的示意性剖视图。
图41是在其中形成层间绝缘膜的CMOS结构的主要部分的示意性剖视图。
图42和图43是包括接触孔形成区的CMOS结构的主要部分的第一实例的示意性剖视图和俯视图。
图44是包括接触孔形成区的CMOS结构的主要部分的第二实例的示意性剖视图。
图45是包括接触孔形成区的CMOS结构的主要部分的第三实例的示意性剖视图。
具体实施例方式
下面将参考
本发明的优选实施例，其中自始自终相同的附图标记指代相同的元件。首先说明在实施例中实现的本发明的要点，其后说明实施例的详细情况。
第一实施例下面通过将基本结构作为实例来说明根据本发明第一实施例的半导体器件。图1是根据第一实施例的半导体器件的基本结构的示意性剖视图。如图1所示，该基本结构包含接触结构；在该接触结构中，在不同类型的子结构(未示出)的上方形成导电区(由导电材料制成)，在位于这些不同类型的子结构上方的上层中分离地形成不同的膜，并且形成延伸到导电区的接触电极。
例如，对于其中nMOS晶体管和pMOS晶体管共用栅电极、并且在nMOS晶体管和pMOS晶体管上方分离地形成具有不同性质的应力膜以改善器件性能的CMOS倒相电路，在形成应力膜之后形成电连接至栅电极的接触孔。在图1所示的结构中，硅化物区2形成在栅电极1上方，第一蚀刻停止膜3形成在硅化物区2上方，具有不同性质的第一应力膜4和第二应力膜5分离地形成在第一蚀刻停止膜3上方，第二蚀刻停止膜6和第三蚀刻停止膜7分别形成在第一应力膜4和第二应力膜5上方，并且层间绝缘膜8形成在第二蚀刻停止膜6和第三蚀刻停止膜7上方。
例如，栅电极1由多晶硅形成，硅化物区2由Co硅化物、Ni硅化物、Ti硅化物等形成，第一蚀刻停止膜3、第二蚀刻停止膜6和第三蚀刻停止膜7由TEOS(正硅酸四乙酯)基SiO2等形成，层间绝缘膜8由SiO2、PSG(磷硅酸盐)等形成。
第一应力膜4和第二应力膜5例如是具有不同性质的SiN膜，一个形成在nMOS子结构(例如，nMOS晶体管)的上方，另一个形成在pMOS子结构(例如，pMOS晶体管)的上方。形成在nMOS子结构上方的应力膜具有将张应力施加到nMOS子结构中的沟道区的性质，形成在pMOS子结构上方的应力膜具有将压应力施加到pMOS子结构中的沟道区的性质。由于如上所述第一应力膜4和第二应力膜5分离地形成，所以能够增加nMOS子结构和pMOS子结构中每一子结构中的载流子迁移率。
在其中存在第一应力膜4和第二应力膜5之间界面的区域(分隔区)10中，第二应力膜5比第一应力膜4厚。这是因为第二应力膜5是在第一应力膜4之后形成的。第一应力膜4和第二应力膜5可以例如通过以下方法形成在不同类型的子结构上方。
在该方法的第一步骤中，在硅化物区2的整个表面上方形成第一蚀刻停止膜3、第一应力膜4和第二蚀刻停止膜6。在第二步骤中，去除位于将要形成第二应力膜5的区域中的这部分第一应力膜4和位于这部分第一应力膜4上的这部分第二蚀刻停止膜6。在第三步骤中，在第二步骤中形成的层叠结构上方形成第二应力膜5和第三蚀刻停止膜7。在最后的步骤中，去除位于第一应力膜4的剩余部分上的这部分第二应力膜5和位于这部分第二应力膜5上的这部分第三蚀刻停止膜7。当在以上方法中形成第一应力膜4和第二应力膜5时，在分隔区10中第二应力膜5变得比第一应力膜4厚，并且在分隔区10中第一应力膜4和(在第一应力膜4之后形成的)第二应力膜5彼此邻接。
根据第一实施例，为了形成穿过层间绝缘膜8延伸到硅化物区2的接触孔，要确定一个将要形成接触孔的区域9(其在下文称为接触孔形成区9)，以便形成如图1中虚线所示的、穿过第一应力膜4的接触孔。换句话说，所确定的接触孔形成区9要使得接触孔形成区9在接触孔形成区9的底部附近仅包括第一应力膜4作为应力膜。如下所述，确定分隔区10和接触孔形成区9时要考虑到在形成第一应力膜4和第二应力膜5时可能出现的、第一应力膜4和第二应力膜5的各自的偏移。
如图1所示的分隔区10和接触孔形成区9的设置可以由假设第一应力膜4和第二应力膜5没有偏移的基准布局出发，通过仅改变接触孔形成区9的设置、或者仅改变分隔区10的设置、或者改变接触孔形成区9和分隔区10二者的设置来实现。实际上，考虑到要形成的电路的整个设置，可以选择最有利的改变分隔区10和接触孔形成区9设置的方式。
在分隔区10和接触孔形成区9如图1所示设置的情况下，接触孔可以通过简单地按顺序蚀刻层间绝缘膜8、第二蚀刻停止膜6、第一应力膜4和第一蚀刻停止膜3来形成。因此，与通过蚀刻第一应力膜4和第二应力膜5之间的边界区形成接触孔的常规结构相比，能够有效地抑制对硅化物区2的蚀刻损伤和不充分过蚀刻的出现。由此，图1中所示的结构变成低电阻接触结构。
在以上说明的结构中，如图1所示，第一应力膜4和第二应力膜5的边缘对准(彼此邻接)。然而，如在前所提及的，根据第一实施例，分隔区10和接触孔形成区9设置成即使当第一应力膜4和第二应力膜5的边缘没有对准时(即，当第一应力膜4和第二应力膜5交叠或分开时)，接触孔形成区9在接触孔形成区9底部附近也仅包括第一应力膜4和第二应力膜5中之一作为应力膜。
图2是根据第一实施例的半导体器件的示意性剖视图，其中第一应力膜和第二应力膜的边缘附近部分交叠，图3是根据第一实施例的另一半导体器件的示意性剖视图，其中在第一应力膜和第二应力膜的边缘之间产生间隙。
当在前述方法中形成第一应力膜4和第二应力膜5时，例如，一部分第二应力膜5可能覆在一部分第一应力膜4上，如图2所示。因此，在确定分隔区10a和接触孔形成区9的布局时要考虑到第一应力膜4和第二应力膜5的边缘之间可能出现的这种未对准，以使接触孔形成区9仅包括第一应力膜4作为应力膜，如图2中的虚线所示。
另外，当在前述方法中形成第一应力膜4和第二应力膜5时，例如，在第一应力膜4和第二应力膜5的边缘之间产生了间隙，如图3所示。因此，在确定分隔区10b和接触孔形成区9的设置时要考虑到第一应力膜4和第二应力膜5的边缘之间的这种未对准，以便穿过第一应力膜4来形成接触孔，如图3的虚线所示。
下文将说明其中的分隔区和接触孔形成区如上所述进行设置的CMOS结构的详细情况。
图4和图5是根据第一实施例的CMOS结构的主要部分的示意性剖视图和俯视图。图4示出的是沿图5中所示的A-A得到的剖视图。在图5中，为了简单起见，未示出层间绝缘膜和蚀刻停止层。
图4和图5中所示的CMOS结构20组成倒相电路，并且在Si衬底21上形成nMOS子结构40和pMOS子结构50。nMOS子结构40和pMOS子结构50通过浅沟槽隔离(STI)22彼此隔离开。在Si衬底21中，在nMOS区域40附近形成p阱41，在pMOS区域50附近形成n阱51。p阱41和n阱51之间的边界近似位于nMOS子结构40和pMOS子结构50之间的中部，如图4和图5中的虚线P所示。
通过栅绝缘膜23在nMOS子结构40和pMOS子结构50上方设置nMOS子结构40和pMOS子结构50共用的栅电极24，并且在栅电极24的两侧上形成侧壁(未示出)。另外，在栅电极24两侧上的Si衬底21中形成源区和漏区(未示出)。而且，在栅电极24上方形成钴(Co)、镍(Ni)、钛(Ti)等的硅化物的区域25。尽管未示出，但在源区和漏区以及栅电极24上方也形成有硅化物区。
而且，通过第一蚀刻停止膜26在nMOS子结构40上方形成用于向nMOS子结构40施加张应力的第一应力膜27，并且在第一应力膜27上方形成第二蚀刻停止膜28。另外，通过第一蚀刻停止膜26在pMOS子结构50上方形成用于向pMOS子结构50施加压应力的第二应力膜29，并且在第二应力膜29上方形成第三蚀刻停止膜30。
在图4所示的结构中，在第一应力膜27和第二应力膜29之间的边界所在的区域(分隔区)31中，第二应力膜29比第一应力膜27厚，并且分隔区31设置在nMOS子结构40和pMOS子结构50之间的、中部偏pMOS子结构一侧。
此外，在以上结构上方形成层间绝缘膜32，并形成穿过层间绝缘膜31延伸到硅化物区25的接触孔。在该实例中，其中将要形成接触孔的区域33(其在下文称为接触孔形成区33)近似位于nMOS子结构40和pMOS子结构50之间的中部，即接触孔形成区33设置成接触孔形成区33的直径与nMOS子结构40和pMOS子结构50之间的前述边界一致，如由虚线P所示。
下面说明以上CMOS结构20的制造方法。
在形成于Si衬底21上的、包括栅绝缘膜23、栅电极24和硅化物区25的nMOS子结构40和pMOS子结构50的结构上方形成第一蚀刻停止膜26、第一应力膜27和第二蚀刻停止膜28。
然后，通过图案化去除位于将要形成第二应力膜29的区域中的这部分第一应力膜27和位于这部分第一应力膜27上的这部分第二蚀刻停止膜28。在去除这部分第一应力膜27和这部分第二蚀刻停止膜28之后，使用第二蚀刻停止膜28的剩余部分作为硬掩模。另外，考虑到图案化系统的总覆盖(TOL)精度，在去除这部分第二蚀刻停止膜28和这部分第一应力膜27时要使第一应力膜27和第二应力膜29之间边界所在的区域(分隔区)31从nMOS子结构40和pMOS子结构50之间的中部朝着pMOS子结构50偏移最大可行量。
随后，在如上形成的层叠结构上方形成第二应力膜29和第三蚀刻停止膜30，最后通过图案化去除位于第一应力膜27剩余部分上的这部分第二应力膜29和位于这部分第二应力膜29上的这部分第三蚀刻停止膜30。在去除这部分第二应力膜29和这部分第三蚀刻停止膜30之后，使用第三蚀刻停止膜30的剩余部分作为硬掩模。
通过厚度同为近似80nm而性质不同的SiN膜实现第一应力膜27和第二应力膜29。第一蚀刻停止膜26、第二蚀刻停止膜28和第三蚀刻停止膜30由TEOS基SiO2形成。第一蚀刻停止膜26具有近似10nm的厚度，第二蚀刻停止膜28和第三蚀刻停止膜30具有近似20nm的厚度。
由于第一应力膜27和第二应力膜29以上述顺序形成，所以分隔区31(其中存在第一应力膜27和第二应力膜29之间的边界)可以设置在nMOS子结构40和pMOS子结构50之间的、中部偏pMOS子结构一侧，并且在分隔区31中，第二应力膜29(其在第一应力膜27之后形成)比第一应力膜27厚。
其后，例如，形成近似370nm厚的PSG膜作为层间绝缘膜32，然后进行蚀刻以形成延伸到位于nMOS子结构40和pMOS子结构50之间中部正上方的该部分硅化物区25的接触孔。由此，如图4和图5所示，接触孔形成区33(其中形成接触孔)和分隔区31(其中存在第一应力膜27和第二应力膜29之间的边界)设置在不同的位置；而在如图42和图43所示的常规CMOS结构中，接触孔设置成穿过分隔区。
在层间绝缘膜32、第二蚀刻停止膜28、第一应力膜27和第一蚀刻停止膜26上执行用于形成接触孔的蚀刻，以使接触孔形成区33在接触孔形成区33底部附近仅包括第一应力膜27作为应力膜。由于接触孔形成区33(其中形成了接触孔)和分隔区31如前所述设置，所以能够抑制对硅化物区25的蚀刻损伤和不充分的过蚀刻。最后，通过用预定的导电材料填充如上所述形成的接触孔，来形成导电电极。由此，能够实现包含CMOS结构20和对于CMOS结构20显示出低接触电阻的半导体器件。
在上述的实例中，接触孔形成区33在接触孔形成区33底部附近仅包括第一应力膜27作为应力膜。然而，即使在接触孔形成区33中包括一部分第二应力膜29的情况下，当包括在接触孔形成区33中的这部分第二应力膜29的面积小——例如小于接触孔形成区33的截面面积的50％时，仍能够抑制对硅化物区25的蚀刻损伤和不充分的过蚀刻，并且实现具有低接触电阻的接触结构。
另外，当第一应力膜27和第二应力膜29分离地形成时，在图案化过程中获得的边缘会使第一应力膜27和第二应力膜29交叠或在第一应力膜27和第二应力膜29的边缘之间产生间隙。因此，确定分隔区31的位置时要考虑到这种未对准。就是说，分隔区31的位置应确定为使得包括在接触孔形成区33中的、第一应力膜27和第二应力膜29之间的间隙或第一应力膜27和第二应力膜29的交叠的面积小于预定量。
而且，尽管在图4和图5所示的上述实例中，分隔区31设置在nMOS子结构40和pMOS子结构50之间的、中部偏pMOS子结构一侧；但可选地，可以将接触孔形成区33设置在nMOS子结构40和pMOS子结构50之间的、中部偏nMOS子结构一侧，同时将分隔区31设置在nMOS子结构40和pMOS子结构50之间的中部。进一步可选地，还可以将分隔区31设置在中部偏pMOS子结构一侧，并且将接触孔形成区33设置在中部偏nMOS子结构一侧。实际上，考虑到包含将要形成的CMOS结构20的电路的整个设置，可以选择分隔区31和接触孔形成区33的最有利的设置。
第二实施例下面说明根据本发明第二实施例的半导体器件。图6是根据第二实施例的半导体器件的基本结构的示意性剖视图。
根据图6中所示的、第二实施例的半导体器件与图1中所示的、第一实施例的半导体器件的不同在于接触孔形成区9设置在第二应力膜侧，其中第二应力膜5在形成第一应力膜4之后形成。就是说，接触孔形成区9和分隔区10设置成使得接触孔形成区9在如由图6中虚线所示的接触孔形成区9底部附近仅包括第二应力膜5作为应力膜。例如，接触孔形成区9设置在第二应力膜侧，以避免第二应力膜5在第一应力膜4和第二应力膜5之间的边界区中的厚部分。另外，当确定接触孔形成区9和分隔区10的布局时，必须考虑由图案化引起的未对准。
图7是根据第二实施例的半导体器件的示意性剖视图，其中第一应力膜和第二应力膜交叠；图8是根据第二实施例的另一半导体器件的示意性剖视图，其中第一应力膜和第二应力膜之间产生间隙。
如图7和图8所示，接触孔形成区9和分隔区10a或10b设置为即使在第一应力膜4和第二应力膜5的边缘附近部分交叠或在第一应力膜4和第—应力膜5之间产生间隙的情况下，接触孔形成区9在接触孔形成区9底部附近仍仅包括第二应力膜5作为应力膜。考虑到上述未对准，接触孔形成区9设置在第二应力膜侧，例如，设置在距第一应力膜4的边缘一定距离处，该距离对应于第二应力膜5的厚部分的宽度和第一应力膜4与第二应力膜5之间的间隙(或第一应力膜4与第二应力膜5的交叠的宽度)之和。
如图6至图8所示的、分隔区10a或10b和接触孔形成区9的设置可以通过从假设第一应力膜4和第二应力膜5没有偏移的基准布局出发，仅改变区域9的设置、或者仅改变分隔区10a或10b的设置、或改变接触孔形成区9和分隔区10a或10b这二者的设置来实现。实际上，考虑到将要形成的电路的整个设置，可以选择最有利的改变设置的方式。
在根据如图6至图8所示的第二实施例设置分隔区10a或10b和接触孔形成区9的情况下，接触孔可以通过简单地按顺序蚀刻层间绝缘膜8、第三蚀刻停止膜7、第二应力膜5和第一蚀刻停止膜3来形成。因此，可以有效地抑制对硅化物区2的蚀刻损伤和不充分过蚀刻的出现。另外，根据如图6至图8所示的第二实施例的设置，其在不蚀刻形成于第一应力膜4上方的第二蚀刻停止膜6的情况下进行蚀刻以形成接触孔的性能，比通过蚀刻第一应力膜4和第二应力膜5之间的边界区形成接触孔的常规结构要好。
在上述的实例中，接触孔形成区9在接触孔形成区9底部附近仅包括第二应力膜5作为应力膜。然而，即使在接触孔形成区9包括一部分第一应力膜4的情况下，当包括在接触孔形成区9中的该部分第一应力膜4的面积小于等于预定量时，仍能够抑制对硅化物区2的蚀刻损伤和不充分的过蚀刻，并能实现具有低接触电阻的接触结构。
尽管在上述的实例中接触孔形成区9设置成避开第二应力膜5的厚部分，但并非必须要避开该厚部分。如果第二应力膜5在边界区中增加的厚度量在蚀刻方法中是允许的，则第二应力膜5的厚部分可包括在接触孔形成区9中。
在下文详细说明根据上述第二实施例形成的CMOS结构。
图9和图10是根据第二实施例的CMOS结构的主要部分的示意性剖视图和俯视图。图9示出了沿图10中所示的B-B得到的剖视图。在图10中，为了简单起见，未示出层间绝缘膜和蚀刻停止层。
图9和图10中所示的CMOS结构60与根据第一实施例的CMOS结构20(如图9和图10所示)的不同之处仅在于第一应力膜27和第二应力膜29之间的分隔区31设置在nMOS子结构40和pMOS子结构50之间的、中部偏nMOS子结构一侧，并且接触孔形成区33近似设置在nMOS子结构40和pMOS子结构50之间的中部。
由于接触孔形成区33偏离分隔区31，所以接触孔可以通过按顺序蚀刻层间绝缘膜32、第三蚀刻停止膜30、第二应力膜29和第一蚀刻停止膜26形成。因此，能够有效地抑制对硅化物区25的蚀刻损伤和不充分过蚀刻的出现。因此，在接触孔形成区33底部附近仅包括第二应力膜29作为应力膜。然而，即使在接触孔形成区33中包括一部分第一应力膜27的情况下，当包括在接触孔形成区33中的该部分第一应力膜27的面积小于等于预定量时，也能够抑制对硅化物区25的蚀刻损伤和不充分的过蚀刻，并且实现具有低接触电阻的接触结构。
而且，考虑到可能出现如图7和图8所示的第一应力膜27和第二应力膜29之间的边界区中的未对准，所以通过适当地设定第二应力膜29的厚部分的厚度和未对准量(即，第一应力膜27和第二应力膜29之间的间隙或第一应力膜27和第二应力膜29的边缘附近部分的交叠的宽度)，来设置接触孔形成区33和分隔区31。尽管在图9和图10中所示的上述实例中分隔区31设置在nMOS子结构40和pMOS子结构50之间的、中部偏nMOS子结构一侧，但可选地，可以将接触孔形成区33设置在nMOS子结构40和pMOS子结构50之间的、中部偏pMOS子结构一侧，同时将分隔区31设置在nMOS子结构40和pMOS子结构50之间的中部。进一步可选地，还可以将分隔区31设置在nMOS子结构侧，而将接触孔形成区33设置在pMOS子结构侧。实际上，考虑到包含将要形成的CMOS结构60的电路的整个设置，可以选择最有利的分隔区31和接触孔形成区33的设置。
第三实施例根据第一实施例和第二实施例，例如，第一蚀刻停止膜3、第二蚀刻停止膜6和第三蚀刻停止膜7用于分离地形成第一应力膜4和第二应力膜5，如图1和图6所示。根据本发明的第三实施例，如下所述地，可以不形成第一蚀刻停止膜3、第二蚀刻停止膜6和第三蚀刻停止膜7的至少一部分。
图11至图13是根据第三实施例半导体器件的基本结构的示意性剖视图。在图11至图13所示的结构中，并未形成第三蚀刻停止膜7。即使在这种结构中，也能够如图11所示地将接触孔形成区9设置在第一应力膜侧或如图12和图13所示地设置在第二应力膜侧。如果边界区中的第二应力膜5的厚度增加量是蚀刻方法中允许的，则在接触孔形成区9中可包括第二应力膜5的厚部分，如图13所示。
尤其是，在如图12和图13所示的、将接触孔形成区9设置在第二应力膜侧的情况下，在形成接触孔期间可以避免蚀刻形成于第一应力膜4上方的第二蚀刻停止膜6。另外，由于没有形成第三蚀刻停止膜7，所以能够减少制造步骤的数目。在没有形成第三蚀刻停止膜7的情况下，通过适当地选择第二应力膜5的蚀刻技术并设定第二应力膜5的蚀刻条件(例如，适当地控制蚀刻)，第一应力膜4和第二应力膜5可以分离地形成。
尽管在图11至图13的结构中只是没有设置第三蚀刻停止膜7，但可选地，也可以不设置第二蚀刻停止膜6。不设置第二蚀刻停止膜6对于在第一应力膜侧上形成接触孔尤其是有效的。当没有形成第二蚀刻停止膜6时，第一应力膜4用作蚀刻形成在第一应力膜4上的这部分第二应力膜5时的蚀刻停止膜。
进一步可选地，可以不形成第二蚀刻停止膜6和第三蚀刻停止膜7。即使在该情况下，也能够获得本发明的优点。
第四实施例图14是根据本发明第四实施例的半导体器件基本结构的示意性剖视图。
如图14所示，根据第四实施例的结构与第一实施例的结构的不同之处在于第一应力膜4和第二应力膜5之间的分隔区10位于具有大截面面积(开口尺寸)的接触孔形成区9a中。在接触孔形成区9a的截面面积足够大的情况下，即使分隔区10被包括在接触孔形成区9a中，除第二应力膜5的厚部分面积之外的截面面积仍很大。因此，即使不能完全蚀刻厚部分，则因为穿过除厚部分之外的截面而形成的开口足够大，从而仍可以通过形成在接触孔形成区9a中的接触电极来实现与栅电极1的令人满意的电连接。
在以上结构中，接触孔在底部附近的截面具有在栅电极1和硅化物区2的纵向上伸长的形状(例如，近似矩形或椭圆形)。另外，优选地，应力膜的、除第二应力膜5的厚部分之外的截面面积大于等于接触孔整个截面面积的50％。
即使在第一应力膜4和第二应力膜5的边缘附近部分交叠或在第一应力膜4和第二应力膜5的边缘之间产生间隙的情况下，当接触孔在底部附近的截面具有上述形状并且应力膜的除第二应力膜5的厚部分、第一应力膜4和第二应力膜5的交叠部分、以及第一应力膜4和第二应力膜5之间的间隙之外的总截面面积大于等于预定量时，根据第四实施例的、具有上述结构的半导体器件是有效的。
而且，可以将根据第四实施例的半导体器件的特征与第一至第三实施例的特征结合。
第五实施例图15至图16是在根据本发明第五实施例的、半导体器件制造方法的中间步骤中形成的主要层的示意性剖视图。在图15至图16中，附图标记70表示第一应力膜，71表示第二应力膜，72表示抗蚀剂层。
图15中所示的层由下面的步骤(a)至(c)形成。
(a)在下方的层叠结构(未示出)的上方形成第一应力膜70。
(b)通过图案化和蚀刻去除位于将要形成第二应力膜71的区域中的这部分第一应力膜70。
(c)在去除这部分第一应力膜70之后，在该结构上方形成第二应力膜71。其后，去除形成在第一应力膜70的剩余部分上的这部分第二应力膜71，以便在不同区域中分离地形成第一应力膜70和第二应力膜71。
例如，在以下的子步骤(b1)和(b2)中实现以上步骤(b)的操作。
(b1)在第二应力膜71的一部分上形成抗蚀剂层72，以露出形成在第一应力膜70的剩余部分上的这部分第二应力膜71。
(b2)通过利用抗蚀剂层72作为掩模并执行如图16所示的各向同性蚀刻来去除第二应力膜71的露出部分。各向同性蚀刻可以是湿法蚀刻或干法蚀刻。
在如上执行各向同性蚀刻的情况下，如图16所示，蚀刻第二应力膜71的厚部分(位于第一应力膜70和第二应力膜71之间的边界区中)以及第二应力膜71的露出部分，以便消除或减少第二应力膜71的厚部分的过多厚度。因此，即使在将接触孔形成区设置成包括边界区的情况下，也能够抑制蚀刻损伤第二应力膜71下方的层或出现不充分形成的接触孔(开口)。
图17是如图15和图16所示的、其中形成有第一应力膜70、第二应力膜71和抗蚀剂层72并进行各向同性蚀刻的结构的截面的电子显微照片。图17示出了在各向同性蚀刻之前存在于边界区中的第二应力膜71的厚部分在形成抗蚀剂层72之后通过进行各向同性蚀刻而消除。因此，能够分离地形成第一应力膜70和第二应力膜71，以具有平坦的上表面。
即使在一部分抗蚀剂层72形成于第一应力膜70的边缘附近部分上方的情况下，各向同性蚀刻也可以减少第二应力膜71在第一应力膜70上的交叠。因此，也能够实现使分离形成的第一应力膜70和第二应力膜71的上表面平坦化的效果。尤其是，在形成于第一应力膜70的边缘附近部分上方的该部分抗蚀剂层72的宽度小于第二应力膜71的厚度的情况下，根据第五实施例使用各向同性蚀刻是更有效的。而且，即使形成于第二应力膜71上的抗蚀剂层72未覆盖第二应力膜71的厚部分，各向同性蚀刻也能够实现上述使分离形成的第一应力膜70和第二应力膜71的上表面平坦化的效果。
此外，可以将根据第五实施例的半导体器件的特征与第一至第四实施例的特征结合。
下面进一步说明使用各向同性蚀刻的优点。
图18A至图33F是在形成接触孔之前的阶段中、在边界区中的应力膜和接触孔形成区的设置实例的示意性剖视图。在图18A至图33F中，附图标记80表示第一应力膜，81表示第二应力膜，82表示第一应力膜80的上表面的边缘，83表示接触孔形成区。
在图18A至图25F所示的结构中，应力膜通过使用各向异性蚀刻而没有使用各向同性蚀刻分离地形成。在图26A至图33F所示的结构中，应力膜通过使用各向异性蚀刻和各向同性蚀刻分离地形成。图26A至图33F分别对应于图18A至图25F，并且与图18A至图25F的不同之处仅在于在形成图26A至图33F的结构中进行各向同性蚀刻。
在图18A至图21F和图26A至图29F所示的结构中，接触孔设置在从第一应力膜80的上表面的边缘82朝向第一应力膜侧偏移各位移量的位置。在图22A至图25F和图30A至图33F所示的结构中，接触孔设置在从第一应力膜80的上表面的边缘82朝向第二应力膜侧偏移各位移量的位置。在图18A至图33F中，从第一应力膜80的上表面的边缘82到接触孔83的中心的距离S是0、40、70和100纳米。
在图18A至图25F中，在标有由相同数字(“18”至“25”中之一)和大写字母“A”、“B”、“C”、“D”、“E”和“F”组成的图号的每组图(例如图18A至图18F)所示的设置中，从第一应力膜80的上表面的边缘82到第二应力膜81的边缘的距离T分别是0、20、40、60、80和100纳米。另外，在图26A至图33F中，标出了与图18A至图25F中所示相应结构中的距离T的值。
如图18A至图33F所示，当接触孔和应力膜的设置改变时，可以改变接触孔形成区83的位置，以使接触孔形成区83可以包括应力膜中的一个、或第二应力膜81和第一应力膜80的交叠或第一应力膜80和第二应力膜81之间的间隙。如前所提及的，通过将接触孔形成区设置成在接触孔形成区的整个截面中、或者说接触孔形成区的大部分截面中仅包括一个应力膜，或者通过重新设定接触孔的开口尺寸，可以实现将接触孔形成区和分隔区设置在不同位置的布局。
在没有进行各向同性蚀刻的情况下，在接触孔形成区83中的第一应力膜80和第二应力膜81之间的边界、第二应力膜81的厚部分、或第一应力膜80和第二应力膜81之间的间隙，具有如图18A至图25F中各图所示的截面。另一方面，在根据第五实施例进行各向同性蚀刻的情况下，基于与图18A至图25F的设置相同的布局分别形成如图26A至图33F所示的设置。
例如，在图18B的设置中(其中没有进行各向同性蚀刻，且S＝0，T＝20)，在接触孔形成区中的、第二应力膜81在第一应力膜80上的交叠的宽度为近似20nm。另一方面，当在形成接触孔之前执行各向同性蚀刻时，能够在如图26B所示的、接触孔形成区中的应力膜具有几乎平坦的上表面的条件下形成接触孔。
而且，在图24D的设置中(其中没有进行各向同性蚀刻，且S＝70，T＝60)，在接触孔形成区中的第二应力膜81和第一应力膜80之间的间隙为近似35nm。另一方面，当在形成接触孔之前进行各向同性蚀刻时，能够如图32D所示的、在接触孔形成区内的第一应力膜80和第二应力膜81之间无间隙、并且接触孔形成区中的应力膜具有几乎平坦的上表面的条件下形成接触孔。
为了评估各向同性蚀刻的效果，制造了基于图18A至图33F的布局的链接触(chain-contact)结构，并且测量了链接触结构的电特性，从而获得如图34所示的布局和产率之间的关系，图34是表示所获得的布局和产率之间的关系的图。在图34中，横坐标表示接触孔形成区中的应力膜的交叠的宽度(以纳米计)，纵坐标表示链接触结构的产率(％)。另外，未使用各向同性蚀刻形成的链接触结构中的应力膜的交叠宽度值被分别用作利用各向同性蚀刻形成的相应链接触结构中的应力膜的交叠宽度值。而且，关于接触孔形成区中的交叠宽度(其在横坐标上表示出)，在接触孔形成区中的两应力膜(第一应力膜和第二应力膜)的交叠宽度表示为正值，而接触孔形成区中的应力膜之间的间隙表示为负值。
在以上测量中，制造了三组具有链接触结构的样本X、Y和W。在用于产生该三组样本X、Y和W中每一组样本的方法中，通过蚀刻形成延伸穿过一个或多个应力膜并连接至导电区的多个接触孔，并且在多个接触孔中形成接触电极。在用于制造第一组样本X和第二组样本Y的方法中，通过各向异性蚀刻来蚀刻第二应力膜。另外，将不同类型的各向异性蚀刻系统用于制造第一组样本X和第二组样本Y的各向异性蚀刻。
如图34所示，在第一组样本X和第二组样本Y中(其是在未使用各向同性蚀刻来蚀刻第二应力膜的条件下制造的)，当应力膜的交叠宽度大或当应力膜之间存在间隙时，产率降低。这是因为，当在接触孔形成区中的很大一部分截面中形成两层的应力膜时，接触孔的开口很可能变得不能满足需求；而当接触孔形成区中的第一应力膜和第二应力膜之间的间隙宽度大时，可能会出现对应力膜下面的导电区的蚀刻损伤。
另一方面，在第三组样本W(其是通过使用各向同性蚀刻去除第二应力膜而制造的)中，即使当应力膜在接触孔形成区中交叠或分开时产率也很高——即，不管应力膜之间的交叠或间隙的宽度，产率近似100％。由于各向同性蚀刻减小或消除了两个应力膜的边缘附近部分的交叠，所以即使在接触孔形成区包括两个应力膜之间的边界的情况下，也能够如同在接触孔形成区仅包括一个应力膜的情况下确保通过接触电极的电连接。另外，即使当各向同性蚀刻在应力膜之间产生了间隙或在应力膜之间的边界产生了缺口，也能够抑制对应力膜下面的导电区的蚀刻损伤，并且只要该间隙小或缺口没有深至穿过应力膜，就能确保通过接触电极的电连接。
因此，在形成接触孔之前进行各向同性蚀刻的情况下，基于如上所述的研究结果，通过适当地确定接触孔形成区的布局和应力膜之间的边界、借助各向同性蚀刻去除应力膜的部分等，能够获得如上所述的各向同性蚀刻的优点。
本发明的优点如上所述通过使用第一至第五实施例，可以根据本发明的第一方案、第二方案和第三方案中之一来形成用于形成接触电极的接触孔。
根据本发明的第一方案，穿过由不同类型的第一膜和第二膜分离形成的层来形成接触孔，去除该层的一部分用于形成接触孔，以便该部分层仅包括第一膜、或者仅包括第二膜、或者包括一部分第一膜和一部分第二膜，并且该部分第一膜或该部分第二膜占据了该部分层的一大部分。因此，在形成用于接触孔的开口时能够有效地抑制对导电区的损伤并抑制出现故障。
根据本发明的第二方案，增加了接触孔的尺寸，以便穿过该层的除去第二应力膜5的厚部分、或者除去第一应力膜4和第二应力膜5的交叠、或者除去第一应力膜4和第二应力膜5之间的间隙所在区域之外的部分的总截面区域，形成足够尺寸的开口。
根据本发明的第三方案，在通过各向同性蚀刻减小或消除边界区的不匀性之后，在应力膜之间的边界区中形成接触孔。因此，根据本发明的第三方案，应力膜的厚部分被平坦化，并抑制了形成开口时故障的出现。
由此，根据本发明的第一方案、第二方案和第三方案中之一，能够制造抑制电阻增加并防止连接故障的具有低电阻接触结构的半导体器件。
尤其是，当本发明的第一方案、第二方案和第三方案用于形成应力膜分离地形成在不同晶体管上方的接触结构时，能够实现具有低电阻接触结构的高性能半导体器件。
前述被认为是仅示例性的本发明的原理。而且，由于许多修改和改变对于本领域技术人员来说将是容易想到的，所以不希望将本发明限制到所示出和描述的实际结构和应用，因此，所有适合的修改和等效物都认为是落入所附权利要求书和它们的等效物的本发明的范围内。
权利要求
1.一种具有接触结构的半导体器件，包括导电区；第一膜和第二膜，其形成在所述导电区上方以实现为一层；以及接触电极，其穿过所述层延伸至所述导电区，并形成为用一部分接触电极代替一部分所述层，其中要被代替的这部分层或者仅由所述第一膜组成、或者仅由所述第二膜组成、或者由一部分第一膜和一部分第二膜这二者组成，并且这部分第一膜占据这部分层的较大部分。
2.根据权利要求1所述的半导体器件，其中，所述这部分层具有第一截面面积，并且所述这部分第一膜具有大于等于所述第一截面面积一半的第二截面面积。
3.根据权利要求1所述的半导体器件，其中，所述半导体器件还包括形成在所述第一膜和所述第二膜中至少个上方的蚀刻停止膜，以用于蚀刻形成在所述第一膜和所述第二膜上方的层。
4.根据权利要求3所述的半导体器件，其中，所述的蚀刻停止膜仅形成在所述第二膜的上方，并且所述接触电极穿过所述第一膜形成，或者穿过所述这部分第一膜和所述这部分第二膜这二者形成。
5.根据权利要求1所述的半导体器件，其中，所述导电区是第一晶体管和第二晶体管共用的栅电极，并且所述第一膜和所述第二膜设置成分别覆盖所述第一晶体管和所述第二晶体管。
6.根据权利要求5所述的半导体器件，其中，所述第一膜和所述第二膜是将应力分别施加到所述第一晶体管和所述第二晶体管上的应力膜。
7.根据权利要求5所述的半导体器件，其中，所述第一膜和所述第二膜之间的边界区从所述第一晶体管和所述第二晶体管之间的边界向所述第一晶体管和所述第二晶体管中的一个偏移。
8.根据权利要求5所述的半导体器件，其中，形成所述接触电极的位置从所述第一晶体管和所述第二晶体管之间的边界向所述第一晶体管和所述第二晶体管中的一个偏移。
9.根据权利要求5所述的半导体器件，其中，所述第一膜和所述第二膜之间的边界区从所述第一晶体管和所述第二晶体管之间的边界向所述第一晶体管和所述第二晶体管中的一个偏移，并且形成所述接触电极的位置从所述第一晶体管和所述第二晶体管之间的边界向所述第一晶体管和所述第二晶体管中的另一个偏移。
10.一种具有接触结构的半导体器件的制造方法，包括以下步骤(a)形成导电区；(b)在所述导电区上方形成第一膜和第二膜以实现为一层；以及(c)形成穿过所述层延伸至所述导电区的接触孔，以去除一部分所述层，其中要被去除的这部分层仅由所述第一膜组成、或者仪由所述第二膜组成、或者由一部分第一膜和一部分第二膜这二者组成，并且这部分第一膜占据这部分层的较大部分；以及(d)在所述接触孔中形成接触电极。
11.根据权利要求10所述的制造方法，其中，所述这部分层具有第一截面面积，并且所述这部分第一膜具有大于等于所述第一截面面积一半的第二截面面积。
12.根据权利要求10所述的制造方法，其中所述步骤(b)包括如下子步骤(b1)在包含所述导电区的结构上方形成所述第一膜，(b2)通过蚀刻去除所述第一膜的第一部分以留下所述第一膜的第二部分，(b3)在进行所述步骤(b1)和(b2)之后，在所述结构上方形成所述第二膜，和(b4)通过蚀刻去除所述第二膜的第一部分以留下所述第二膜的第二部分，其中所述第二膜的所述第一部分位于所述第一膜的所述第二部分上方，并且所述步骤(c)包括如下子步骤(c1)考虑所述第一膜和所述第二膜之间的边界区中出现的未对准，确定将要形成所述接触孔的区域，和(c2)在所述子步骤(c1)确定的所述区域中形成所述接触孔。
13.根据权利要求10所述的制造方法，其中所述步骤(b)包括如下子步骤(b1)在包含所述导电区的结构上方形成所述第一膜，(b2)在所述第一膜上形成蚀刻停止膜，(b3)通过蚀刻去除在所述第一膜的第一部分上的所述蚀刻停止膜的第一部分以及所述第一膜的所述第一部分，以留下所述蚀刻停止膜的第二部分和所述第一膜的第二部分，(b4)在进行所述步骤(b1)至(b3)之后，在所述结构上方形成所述第二膜，和(b5)通过蚀刻去除形成在所述蚀刻停止膜的所述第二部分上方的所述第二膜的第一部分，以留下所述第二膜的第二部分。
14.根据权利要求10所述的制造方法，其中，所述导电区是第一晶体管和第二晶体管共用的栅电极，并且所述第一膜和所述第二膜设置成分别覆盖所述第一晶体管和所述第二晶体管。
15.一种具有接触结构的半导体器件的制造方法，包括如下步骤(a)在半导体结构上方形成导电区；(b)在所述导电区上方形成第一膜以形成一层；(c)去除所述第一膜的第一部分以留下所述第一膜的第二部分；(d)在进行所述步骤(a)至(c)之后，在所述半导体结构上方形成第二膜；(e)在所述第二膜的第一部分上方沉积抗蚀剂，以露出所述第二膜的第二部分；(f)通过使用所述抗蚀剂作为掩模进行各向同性蚀刻，以去除所述第二膜的所述第二部分；(g)形成延伸至所述导电区的接触孔；和(h)在所述接触孔中形成接触电极。
16.根据权利要求15所述的制造方法，其中，在所述步骤(f)中进行所述各向同性蚀刻之后，通过去除包含所述第一膜和所述第二膜之间的边界区的区域来形成所述接触孔。
17.根据权利要求15所述的制造方法，其中，在所述步骤(e)中，沉积所述抗蚀剂使得所述第二膜的所述第一部分覆盖在所述第一膜的所述第二部分的一部分上，并且所述抗蚀剂的宽度比所述第二膜的所述第二部分的厚度小。
18.根据权利要求15所述的制造方法，其中所述导电区是第一晶体管和第二晶体管共用的栅电极，并且所述第一膜和所述第二膜设置成分别覆盖所述第一晶体管和所述第二晶体管。
全文摘要
本发明提供了一种具有接触结构的半导体器件及其制造方法。该半导体器件包括导电区；第一膜和第二膜，其形成在所述导电区上方以实现为一层；以及接触电极，其穿过所述层延伸至所述导电区，并形成为用一部分接触电极代替一部分所述层，其中要被代替的这部分层或者仅由所述第一膜组成、或者仅由所述第二膜组成、或者由一部分第一膜和一部分第二膜这二者组成，并且这部分第一膜占据这部分层的大部分。
文档编号H01L21/768GK101030557SQ20071000145
公开日2007年9月5日 申请日期2007年1月8日 优先权日2006年3月3日
发明者森冈博, 小仓寿典, 谢尔盖·皮丁 申请人:富士通株式会社