专利名称：非易失存储器件及其制造方法
技术领域：
本发明涉及一种非易失存储器件及其制造方法。且更具体而言，本发明涉及一种具有鳍型沟道区的非易失存储器件及其制造方法。
背景技术：
随着半导体产品的尺寸减小，必须由半导体产品处理的数据量增加。因此，已经研究了一种增加用在半导体产品中的非易失存储器件的操作速度和集成度的方法。例如，在通过使用鳍场效应晶体管(Fin-FET)而具有增加的集成度的半导体器件的情形，沟道的面积可以被放大以增加操作速度且同时鳍的宽度可以被减小以增加集成度。使用绝缘体上硅(SOI)衬底的Fin-FET可以被认为是进一步改善短沟道效应的可能方法。
SOI衬底可能相当昂贵。因此，已经进行了尝试以使用与SOI衬底的特性相似的体半导体衬底来形成鳍-FET或鳍存储单元。然而，即使在该情形，需要鳍形成得更彼此接近以增加器件的集成度。因此，在相邻的鳍之间可以产生读干扰。即使当使用SOI衬底时，根据绝缘体的介电特性，例如漏极诱发势垒降低的短沟道效应可能导致问题。
发明内容
本发明的示意性实施例提供了一种不易受读干扰且具有改善的短沟道效应的非易失存储器件。
本发明的示意性实施例还提供了一种不易受读干扰且具有改善的短沟道效应的非易失存储器件的制造方法。
根据本发明的示意性实施例，非易失存储器件可以包括具有主体和从主体突出且相对彼此分开的鳍对的半导体衬底，和非电连接所述鳍对的上部分以在所述鳍对之间界定空缺的桥绝缘层，其中所述鳍对的外表面是不面对所述空缺的鳍对的表面，且所述鳍对的内表面是面对所述空缺的鳍对的表面。
该非易失存储器件可以至少一个控制栅电极，覆盖所述鳍对的外表面的至少一部分，在所述桥绝缘层上方延伸，且从所述半导体衬底隔离。至少一对栅绝缘层可以位于所述至少一个控制栅电极和所述鳍对之间。至少一对存储节点可以位于所述至少一对栅绝缘层和所述至少一个控制栅电极之间。至少一个控制栅电极可以包括多个控制栅电极，至少一对栅绝缘层可以包括多对栅绝缘层，且至少一对存储节点可以包括多对存储节点。桥绝缘层可以位于所述鳍对顶上，且所述空缺界定于所述桥绝缘层和所述鳍对之间。桥绝缘层可以延伸以连接所述鳍对的内表面的上部，且所述空缺界定于所述桥绝缘层和所述鳍对之间。
该非易失存储器件，还可以包括在所述鳍对的外表面的下部旁边以及在所述至少一个控制栅电极与主体之间的器件隔离层。该至少一对栅绝缘层可以形成在所述鳍对的外表面上。该至少一对栅绝缘层还可以形成于所述鳍对的顶部分上。该非易失存储器件还可以包括在所述至少一个控制栅电极的一侧上形成于所述鳍对中的至少一个源区和在所述至少一个控制栅电极的另一侧上形成于所述鳍对中的至少一个漏区。该半导体衬底可以通过蚀刻体半导体晶片来形成。该至少一对栅绝缘层还可以形成在所述鳍对的上端上。
根据示意性实施例，制造非易失存储器件的方法可以包括蚀刻半导体衬底以界定主体和均从主体突出的鳍对；形成连接所述鳍对的部分的桥绝缘层，以在所述鳍对之间界定空缺；形成部分覆盖不面对所述空缺的鳍对的外表面的栅绝缘层；形成覆盖所述栅绝缘层的存储节点层；和形成覆盖所述存储节点层并在所述桥绝缘层上方延伸的控制栅电极。
参考附图，通过详细描述其示范性实施例，本发明的以上和其他特征和优点将变得更加显见，在附图中图1是示出根据本发明的实施例的非易失存储器件的示意图；图2是沿图1的I-I’所取的图1中所示的非易失存储器件的示意图；图3是沿图1的II-II’所取的图1中所示的非易失存储器件的示意图；图4是示出根据本发明的另一实施例的非易失存储器件的示意图；图5是示出SOI结构和SOV结构的电特性的曲线图；图6是示出根据本发明的另一实施例的非易失存储器件的透视图；且图7到13是示出根据本发明的示意性实施例的非易失存储器件及其制造方法的透视图。
具体实施例方式
现将参考其中显示本发明的实施例的附图在其后更加全面地描述本发明。然而，本发明可以以许多不同的形式实现且不应解释为限于这里阐释的实施例。而是，提供这些实施例使得本公开充分和完整，且向那些本领域的技术人员全面地传达本发明的范围。在附图中，为了清晰夸大了层和区域的厚度。
可以理解当元件或层被称为在另一元件或层“上”或“连接到”、“耦合到”另一元件或层时，它可以直接在其他元件或层上、直接连接或耦合到其它元件或层，或可以存在中间的元件或层。相反，当元件被称为“直接”在其他元件或层“上”或“直接连接到”、“直接耦合到”其它元件或层时，则没有中间元件或层存在。通篇相似的标号指示相似的元件。这里所用的术语“和/或”包括相关列举项目的一个或更多的任何和所有组合。
可以理解虽然术语第一、第二和第三等可以于此用来描述各种元件、部件、区域、层和/或部分，这些元件、部件、区域、层和/或部分应不受这些术语限制。这些术语只用于区分一个元件、部件、区域、层或部分与其他元件、部件、区域、层或部分。因此，以下讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而不背离本发明的教导。
在这里为了描述的方便，可以使用空间相对术语，诸如“下面”、“下方”、“下”、“上方”、“上”等，来描述一个元件或部件和其他(诸)元件或(诸)部件如图中所示的关系。可以理解空间相对术语旨在包含除了在图中所绘的方向之外的装置在使用或操作中的不同方向。例如，如果在图中的装置被翻转，被描述为在其他元件或部件的“下方”或“下面”的元件则应取向在所述其他元件或部件的“上方”。因此，示范性术语“下方”可以包含下方和上方两个方向。装置也可以有其它取向(旋转90度或其它取向)且相应地解释这里所使用的空间相对描述语。
这里所使用的术语是只为了描述特别的实施例的目的且不旨在限制本发明。如这里所用，单数形式也旨在包括复数形式，除非内容清楚地指示另外的意思。还应理解，本说明书中使用的术语“包括”指定了存在所述的部件、整体、步骤、操作、元件和/或构件，但不排除存在或增加一个或多个其他部件、整体、步骤、操作、元件、构件和/或其组。
参考剖面图示在这里描述了本发明的实施例，该图示是本发明的理想实施例的示意图。因此，可以预期由于例如制造技术和/或公差引起的图示的形状的变化。因此，本发明的实施例不应解释为限于这里所示的特别的区域形状，而是包括由于例如由制造引起的形状的偏离。例如，被示为矩形的注入区可以通常具有倒圆或曲线的特征和/或在其边缘具有注入浓度的梯度而不是从注入区到非注入区的二元变化。相似地，通过注入形成的埋入区可以在埋入区和通过其产生注入的表面之间的区域中产生一些注入。因此，图中示出的区域本质上是示意性的且它们的形状不旨在示出装置的区域的实际形状且不旨在限制本发明的范围。
除非另有限定，否则这里使用的所有术语(包括技术和科学术语)具有本发明所属技术领域的普通技术人员通常理解的意思。还应理解，例如那些在通常使用的词典中定义的术语应该被解释为具有与相关技术环境中一致的意思，且不应理解为过度理想或过度正式的意思，除非清楚地如此限定。
随着栅极长度减小到相当低的值，短沟道效应在MOSFET中可能是普遍的，且可以定义为与源区和漏区一起表现为逐渐缩短。
图1是示出根据本发明的实施例的非易失存储器件的示意图。图2是沿图1的I-I’所取的图1中所示的非易失存储器件的示意图。图3是沿图1的II-II’所取的图1中所示的非易失存储器件的示意图。根据本实施例的非易失存储器件示出了单位单元结构。例如，单位单元结构可以被用于闪存和/或硅氧化物氮化物氧化物硅(SONOS)存储器。另外，单位单元结构可以形成NAND单元阵列结构或NOR单元阵列结构。
参考图1到3，非易失存储器件可以包括半导体衬底110、桥绝缘层115、栅绝缘层对125a和125b、存储节点对130a和130b、和控制栅电极140。选择性地，可以进一步提供器件隔离层120。其后，将更详细地描述非易失存储器件的结构。
半导体衬底110可以包括主体102和从主体102突出的从彼此相对分开的鳍对105a和105b。更具体而言，鳍105a和105b在X1方向彼此相对分开，且沿X2方向延伸。半导体衬底110可以通过蚀刻体半导体晶片，例如体硅晶片和/或者体硅锗晶片来形成。鳍105a和105b可以由与主体102相同的材料形成。
桥绝缘层115可以非电连接鳍105a和105b的上端以在鳍105a和105b之间界定空缺117。桥绝缘层115可以在鳍105a和105b的上端延伸。通过如此，空缺117可以被界定在鳍105a和105b以及桥绝缘层115之间。在示意性实施例中，空缺117可以代表用空气填充的中空的空间。桥绝缘层115可以例如包括氧化硅层和/或氮化硅层。
空缺117可以以各种方法来界定。例如，掩埋绝缘层(未显示)可以形成于鳍105a和105b之间，且形成覆盖鳍105a和105b的上端的桥绝缘层115。可以相对于桥绝缘层115选择性地去除掩埋绝缘层，由此形成空缺117。
控制栅电极140可以覆盖面对鳍105a和105b的至少一部分外表面，其中内表面是是面对空缺117的表面，且控制栅电极140可以横过桥绝缘层115的上方。控制栅电极140可以从半导体衬底110隔离。例如，控制栅电极140可以形成来覆盖由器件隔离层120暴露的鳍105a和105b的外表面的上部分。器件隔离层120可以包括氧化硅层和/或氮化硅层。
控制栅电极140可以与鳍105a和105b通过栅绝缘层125a和125b和/或存储节点130a和130b电隔离，且可以与主体102通过器件隔离层120电隔离。例如，控制栅电极140可以包括多晶硅、金属、金属硅化物和/或这些材料的复合层。
栅绝缘层125a和125b可以分别夹置在控制栅电极140与鳍105a和105b之间。例如，栅绝缘层125a和125b可以分别形成于鳍105a和105b的外表面的上部分。栅绝缘层125a和125b或者可以被称为隧穿绝缘层，因为它们可以被用作电荷的隧穿路径。栅绝缘层125a和125b可以例如由氧化硅、氮化硅、高介电常数材料和/或这些材料的复合物形成。
存储节点130a和130b可以分别设置于栅绝缘层125a和125b与控制栅电极140之间。例如，存储节点130a和130b可以形成以覆盖鳍105a和105b的外表面的上部分，并且可以形成于栅绝缘层125a和125b的外表面上。存储节点130a和130b可以被用于存储电荷。闪存可以使用浮置栅层，且SONOS存储器可以使用电荷俘获层。
存储节点130a和130b可以包括多晶硅、硅锗、硅和/或金属点、硅和/或金属单晶、和/或氮化硅层。由多晶硅和/或硅锗组成的存储节点130a和130b可以被用作浮置电荷存储膜。包括硅和/或金属点、硅和/或金属单晶、和/或氮化硅层的存储节点130a和130b可以被用作俘获电荷存储膜。
源区145可以在控制栅电极140的一侧形成于鳍105a和105b中，且漏区150可以在控制栅电极140的另一侧形成于鳍105a和105b中。源区145和漏区150可以是形式的分类，且如所述命名可以自由的改变。源区145和漏区150可以对于主体102和/或与源区145和漏区150不同的鳍105a和105b的其他部分形成二极管结。例如，当源区145和漏区150用n型杂质掺杂时，与源区145和漏区150不同的鳍105a和105b的其他的部分和/或主体102可以用p型杂质掺杂。
非易失存储器件还可以包括在控制栅电极140和存储节点130a和130b之间的阻挡绝缘层(未显示)。当存储节点130a和130b由导电材料(比如多晶硅和/或硅锗)组成时，可以需要阻挡绝缘层。阻挡绝缘层可以例如为氧化硅层。
其后，将描述根据本实施例的非易失存储器件的操作特性。在前述的非易失存储器件中，形成于围绕源区145和漏区150的鳍105a和105b的部分中的耗尽区可以被限制。因为鳍105a和105b相当窄，所以耗尽区可以被进一步限制。由于空缺117的存在，在宽度方向即如图1所示的X1方向上耗尽区可以被限制，且如此将仅沿X3方向形成。然而，如果减小了鳍105a和105b的宽度，沿X3方向形成的耗尽区的影响可以减小。应注意到空缺117可以具有低于任何绝缘层的介电常数。
在源区145和漏区150之间的鳍105a和105b部分(可以称为沟道区)中的势能和耗尽将显著被空缺117影响。鳍105a和105b以及空缺117的如此的排列可以与常规的SOI结构相比，且可以被命名为相似于空缺上硅(SOV)的结构。
根据本实施例的结构与常规的平面晶体管结构中使用的SOV结构不同。本结构可以被称为类SOV结构。常规的SOV结构可以设置于垂直方向例如X3方向，但是根据本实施例的类SOV结构可以设置于水平方向例如X1方向。在根据本发明的类SOV结构中，鳍105a和105b可以不完全从主体102浮置，与常规的SOV结构不同。
SOV结构和/或类SOV结构可以减小由于耗尽区的扩展可能发生的短沟道效应。可以减小截止电流和结漏电流，且可以改善漏引发势垒降低(DIBL)效应。无论如何，可以保持通过将电压提供到主体102而将主体偏压提供到鳍105a和105b的优点。
图5是示出SOI结构和SOV结构的电特性的曲线图。在图5中，代表SOV结构的曲线可以通过在平面晶体管结构中使用SOV结构来获得，其间接示出了根据本实施例的类SOV结构的优点。参考图5，与SOI结构相比，SOV结构具有低的截止电流值和高的开启电流值。如图5中的插图所示，SOV结构可以具有比SOI结构低的DIBL值。空缺可以具有比绝缘体低的介电常数。可以从以上结果预期根据本实施例的具有类SOV结构的非易失存储器件具有改善的短沟道效应，例如低截止电流、高开启电流和低DIBL值。
在根据本实施例的非易失存储器件中，鳍105a和105b可以被用作位线，且控制栅电极140可以被用作字线。存储节点130a和130b可以被用作电荷存储层。当鳍105a和105b设置为彼此相邻时，存储在存储节点130a和130b中的电荷可以导致读干扰。例如，存储在左存储节点130a中的相邻电荷可以改变右鳍125b的势能，由此可以干扰右存储节点130b的状态的读取，反之亦然。因为空缺117例如空气具有比任何绝缘体低的介电常数，可以减轻读干扰问题。与常规的SOI结构相比，SOV结构和/或类SOV结构可以增加读操作的可靠性。
图4是示出根据本发明的另一实施例的非易失存储器件的示意图。图4中所示的非易失存储器件是图1中所示的稍微改变的变体。因此，参考图1到3示出的非易失存储器件的描述也可以用于图4所示的非易失存储器件，且因此将不再描述重复的部分。在两个实施例中，图中相似的参考标号指示相似的元件。
参考图4，桥绝缘层115’形成来填充鳍105a和105b的内表面的上部分之间的空间。如此，空缺117’可以在桥绝缘层115’下和鳍105a和105b之间界定。例如，当通过物理气相沉积(PVD)在非常窄分开的鳍105a和105b之间形成绝缘层，可以形成桥绝缘层115’，由于不良的台阶覆盖，桥绝缘层115’仅连接鳍105a和105b的上端。
因为鳍105a和105b的顶部没有被桥绝缘层115’覆盖且由此被暴露，栅绝缘层125a’和125b’可以在鳍105a和105b的外表面上延伸，例如在鳍105a和105b的顶部以及鳍105a和105b的外表面的上部分上延伸。
根据本实施例的非易失存储器件可以具有与根据前述的实施例的非易失存储器件相同的特性。
图6是示出根据本发明的另一实施例的非易失存储器件的示意图。图6所示的非易失存储器件可以通过连接多个非易失存储器件到NAND结构来获得。不重复参考在前述实施例重复的部分的描述，且在图中相似的参考标号指示相似的元件。
参考图6，多个控制栅极140可以延伸来覆盖空缺117的相对侧、鳍105a和105b的外表面的上部分和桥绝缘层115，桥绝缘层115形成以在鳍105a和105b的上端之间延伸。多个栅电极140彼此分开。多个栅绝缘层125a和125b分别夹置在控制栅电极140与鳍105a和105b之间。多个存储节点130a和130b分别夹置在控制栅电极140与栅绝缘层125a和125b之间。
在NAND结构中，图3的源区145和图3的漏区150可以交替形成于相应的控制栅电极140之间的相应的鳍105a和105b中。源区和漏区的顺序不是固定的且可以反转。在图6中，所示的控制栅电极140的数量仅为了示出的目的，且本发明的范围不限于这样的数字。另外，图6中示出了鳍105a和105b的对，但多对鳍(未显示)可以进一步设置于列方向。设置于同一行中的控制栅电极可以彼此连接。
虽然图1所示的存储器件被利用于图6的NAND结构中，图4所示的非易失存储器件也可以被用于NAND结构中。
图7-13是示出根据另一示意性实施例的非易失存储器件及其制造方法的示意图。
参考图7，至少一对第一沟槽153形成在半导体衬底110中。例如，硬掩模层150形成在半导体衬底110上。然后，使用硬掩模层150作为蚀刻掩模，半导体衬底110的暴露部分被蚀刻以形成第一沟槽153。硬掩模层150可以包括氮化物层和/或氧化物层。
参考图8，器件隔离层120a至少填充在第一沟槽153中。例如，器件隔离层120a填充在第一沟槽153中，且然后平面化直到硬掩模层150暴露。如此，器件隔离层120a填充在第一沟槽153中以从半导体衬底100突出。
参考图9，硬掩模层150被除去，且间隙绝缘层155形成在从半导体衬底110突出的器件隔离层120a的侧壁上。每个间隙绝缘层155具有适合于部分暴露它们之间的半导体衬底110的宽度。例如，形成间隙绝缘层155使得沉积然后各向异性蚀刻预定的绝缘层。间隙绝缘层155可以包括氮化物层，且还包括在氮化物层下面增加的氧化物层。
参考图10，使用间隙绝缘层155作为蚀刻掩模，在间隙绝缘层155之间暴露的半导体衬底110被蚀刻，以形成第二沟槽160。如此，界定了从半导体衬底110的主体突出的鳍对105a和105b。第一和第二沟槽153和160可以具有相等的深度或彼此不同的深度。
参考图11，形成连接间隙绝缘层155的非导电盖层157以界定鳍对105a和105b之间的空缺117a。盖层157使用具有不良的台阶覆盖的沉积法形成，使得盖层157能够连接间隙绝缘层155而不填充在鳍对105a和105b之间的空间内。
例如，盖层157可以包括氮化硅层，并可以通过等离子体增强化学气相沉积(PECVD)形成。在此情形，盖层157在间隙绝缘层155上厚厚地生长，但在鳍对105a和105b的底部和侧壁上稍微生长或不生长。因此，盖层157在被填充到鳍对105a和105b之间的空间中之前，连接间隙绝缘层155。在此情形，考虑到第二沟槽160的高宽比，盖层157可以连接鳍105a和105b的上端。
如果盖层157在鳍105a和105b的底部和侧壁上稍微生长，在盖层157中界定空缺117a。然而，当第二沟槽160的高宽比大时，盖层157几乎不生长在鳍105a和105b的侧壁上。在此情形，空缺117a可以界定在鳍105a和105b与盖层157之间，或者在鳍105a和105b、间隙绝缘层155和盖层157之间。
参考图12，盖层157被可选择地平面化从而界定桥绝缘层115a。例如可以使用回蚀或化学机械研磨(CMP)来进行平面化。桥绝缘层115a包括间隙绝缘层155和盖层157。因此，空缺117a在桥绝缘层115a和鳍105a和105b之间界定。
参考图13，形成器件隔离层120以暴露鳍105a和105b的部分，例如上端部。例如，从半导体衬底110突出的器件隔离层120a可以被蚀刻预定厚度，因此形成器件隔离层120。
此后，栅绝缘层125a和125b形成在不面对空缺117a的鳍105a和105b的部分上。例如，使用热氧化或化学气相沉积，栅绝缘层125a和125b可以形成在从器件隔离层120暴露的鳍105a和105b的上部上。如果使用化学气相沉积，栅绝缘层125a和125b可以在桥绝缘层115a上方彼此连接。
然后，形成存储节点层130a和130b以覆盖栅绝缘层125a和125b。例如，存储节点层130a和130b可以成形为覆盖栅绝缘层125a和125b并从彼此分开的间隙壁。可替换地，存储节点层130a和130b可以覆盖栅绝缘层125a和125b并在桥绝缘层115a上方彼此连接。
随后，控制栅电极140覆盖存储节点层130a和130b，并在桥绝缘层115a上方延伸。选择性地，在形成控制栅电极140之前，还可以设置阻挡绝缘层(未示出)来覆盖存储节点层130a和130b。控制栅电极140可以通过器件隔离层120从半导体衬底110的主体102绝缘。
因此，根据示意性实施例，可以使用典型的制造工艺经济地制造具有SOV结构的非易失存储器件。
在本示意性实施例中，桥绝缘层115a可以相应于参考图1-3所述的非易失存储器件的桥绝缘层115。因此，参考图1-3示出的非易失存储器件的操作特性的描述也可以应用于本示意性实施例。
此外，显然根据本示意性实施例的非易失存储器件的制造方法可以容易地应用于图6所示的NAND结构。
作为本示意性实施例的改进变体，鳍105a和105b可以不使用图9和10所示的间隙绝缘层155来形成。例如，在图7和8中，第一和第二沟槽153和160使用典型的光刻或蚀刻连续形成或一次形成，从而界定从主体102突出的鳍105a和105b。在此情形，在图11-13中，桥绝缘层115a可以单独通过盖层157界定空缺117a，而不需要间隙绝缘层155。这里，桥绝缘层115a可以相应于参考图4所述的结构。
根据本发明的非易失存储器件具有类SOV结构和改善的短沟道效应。例如，截止电流和结漏电流降低，开启电流增加，且漏引发势垒降低(DIBL)效应被改善。然而，保持了通过向主体施加电压而将主体偏压施加到鳍的优点。
此外，通过与常规SOI结构相比降低读取干扰，根据本发明的非易失存储器件涉及高的读取可靠性。
虽然参考其示范性实施例具体显示和描述了本发明，然而本领域的一般技术人员可以理解在不脱离由权利要求所界定的本发明的精神和范围的情况下，可以作出形式和细节上的不同变化。
权利要求
1.一种非易失存储器件，包括半导体衬底，具有主体，和从所述主体突出且相对彼此分开的一对鳍；桥绝缘层，非电连接所述鳍对的上部分以在所述鳍对之间界定空缺；其中所述鳍对的外表面是不面对所述空缺的鳍对的表面，且所述鳍对的内表面是面对所述空缺的鳍对的表面。
2.根据权利要求1所述的非易失存储器件，还包括至少一个控制栅电极，覆盖所述鳍对的外表面的至少一部分，在所述桥绝缘层上方延伸，且与所述半导体衬底隔离；至少一对栅绝缘层，位于所述至少一个控制栅电极和所述鳍对之间；和至少一对存储节点，位于所述至少一对栅绝缘层和所述至少一个控制栅电极之间。
3.根据权利要求2所述的非易失存储器件，其中所述至少一个控制栅电极包括多个控制栅电极，所述至少一对栅绝缘层包括多对栅绝缘层，且所述至少一对存储节点包括多对存储节点。
4.根据权利要求1所述的非易失存储器件，其中所述桥绝缘层位于所述鳍对顶上，且所述空缺界定于所述桥绝缘层和所述鳍对之间。
5.根据权利要求1所述的非易失存储器件，其中所述桥绝缘层延伸以连接所述鳍对的内表面的上部，且所述空缺界定于所述桥绝缘层和所述鳍对之间。
6.根据权利要求2所述的非易失存储器件，还包括在所述鳍对的外表面的下部旁边以及在所述至少一个控制栅电极与所述主体之间的器件隔离层。
7.根据权利要求2所述的非易失存储器件，其中所述至少一对栅绝缘层形成在所述鳍对的外表面上。
8.根据权利要求7所述的非易失存储器件，其中所述至少一对栅绝缘层还形成于所述鳍对的顶部分上。
9.根据权利要求2所述的非易失存储器件，还包括在所述至少一个控制栅电极的一侧上形成于所述鳍对中的至少一个源区和在所述至少一个控制栅电极的另一侧上形成于所述鳍对中的至少一个漏区。
10.根据权利要求1所述的非易失存储器件，其中所述半导体衬底通过蚀刻体半导体晶片来形成。
11.根据权利要求7所述的非易失存储器件，其中所述至少一对栅绝缘层还形成在所述鳍对的上端上。
12.根据权利要求9所述的非易失存储器件，其中所述桥绝缘层填充在所述鳍对之间的上端部中，且所述空缺界定于所述桥绝缘层和鳍对之间。
13.一种非易失存储器件的制造方法，包括蚀刻半导体衬底以界定主体和均从主体突出的鳍对；形成连接所述鳍对的部分的桥绝缘层，以在所述鳍对之间界定空缺；形成部分覆盖不面对所述空缺的鳍对的外表面的栅绝缘层；形成覆盖所述栅绝缘层的存储节点层；和形成覆盖所述存储节点层并在所述桥绝缘层上方延伸的控制栅电极。
14.根据权利要求13所述的方法，其中所述桥绝缘层还形成在所述空缺内的鳍对和主体上，且所述空缺界定于所述桥绝缘层内。
15.根据权利要求13所述的方法，其中所述桥绝缘层通过等离子体增强化学气相沉积形成。
16.根据权利要求15所述的方法，其中所述桥绝缘层填充在所述鳍对之间的上端部中，且所述空缺界定于所述桥绝缘层和鳍对之间。
17.根据权利要求15所述的方法，其中所述桥绝缘层在所述鳍对的上端部上方延伸，且所述空缺界定于所述桥绝缘层和所述鳍对之间。
18.根据权利要求13所述的方法，其中界定所述主体和鳍对包括在所述半导体衬底中形成第一沟槽对；形成填充在所述第一沟槽中并从所述半导体衬底突出的器件隔离层；沿所述器件隔离层的突出侧壁形成间隙绝缘层；和蚀刻在所述间隙绝缘层之间暴露的半导体衬底以界定从所述主体突出的鳍对。
19.根据权利要求18所述的方法，在界定所述鳍对之后，还包括形成连接所述间隙绝缘层的盖层并在所述鳍对之间界定所述空缺，其中所述桥绝缘层包括所述间隙绝缘层和盖层。
20.根据权利要求19所述的方法，在形成所述盖层之后，还包括蚀刻所述器件隔离层至预定深度，从而暴露所述鳍对的外表面的部分。
全文摘要
本发明提供了一种不易受读干扰且具有改善的短沟道效应的非易失存储器件及其制造方法。该非易失存储器件可以包括具有主体和鳍对的半导体衬底。桥绝缘层可以非电连接鳍对的上部分以在所述鳍对之间界定空缺，其中所述鳍对的外表面是不面对所述空缺的鳍对的表面，且所述鳍对的内表面是面对所述空缺的鳍对的表面。该非易失存储器件还可以包括至少一个控制栅电极，覆盖所述鳍对的外表面的至少一部分，在所述桥绝缘层上方延伸，且从所述半导体衬底隔离。至少一对栅绝缘层可以位于所述控制栅电极和所述鳍对之间，且至少一对存储节点可以位于所述至少一对栅绝缘层和至少一个控制栅电极之间。
文档编号H01L21/336GK101038923SQ200710085478
公开日2007年9月19日 申请日期2007年3月7日 优先权日2006年3月17日
发明者朴允童, 金元柱, 具俊谟, 金锡必, 玄在雄, 李政勋 申请人:三星电子株式会社