专利名称：平面显示器的半导体结构及其制造方法
技术领域：
本发明关于一种平面显示器的半导体结构及其制造方法，尤其涉及一种适用于增加电容量的平面显示器的半导体结构及其制造方法。
背景技术：
薄膜晶体管为有源阵列型平面显示器常用的有源元件，用以驱动有源式液晶显示器、有源式有机电机发光显示器以及影像传感器等装置。通常根据薄膜晶体管半导体层的组成，可将薄膜晶体区分为多晶硅薄膜晶体管以及非晶硅薄膜晶体管。
为了实现高精细度的元件与像素排列，多晶硅已逐渐取代非晶硅而成为薄膜晶体管技术的发展主流。一般多晶硅薄膜晶体管的制作采用低温多晶硅(1ow temperature polysilicon，LTPS)工艺。由于多晶硅薄膜晶体管的载流子迁移率较高、驱动电路集成度较佳、光漏电流较小，所以多晶硅薄膜晶体管经常应用在高速度的电路中。
然而，公知的制造低温多晶硅液晶显示器的结构显示如下。请参考图1A至图1F，首先，提供一基板10，该基板具有一有源元件区A与一电容区B。接着，在该基板10中利用光致抗蚀剂层，再以第一道光刻工艺，在有源元件区A与电容区B上形成一图案化的多晶硅层11。然后，如图1B所示，于基板10表面形成有栅极绝缘层12，并且在对应于有源元件区A以及电容区B上利用第二道光刻工艺形成一栅极金属层13，并且以离子注入方式将有源元件区A定义出一轻掺杂区111以及一重掺杂区112。该重掺杂区112可分别用来作为有源元件区A中的源极区112s以及漏极区112d。接着，如图1C所示，在具有该栅极金属层13的基板10表面形成一内层介电层14，并通过光致抗蚀剂层，再以一第三道光刻工艺在有源元件区A上的栅极金属层13两侧的内层介电层14与栅极绝缘层12上形成通达源极区112s及漏极区112d表面的一介层窗141。之后，如图1D所示，再于基板10上形成一导电层15，并使得该导电层15填入介层窗141中。再利用第四道光刻工艺图案化该导电层15。该源极区112s上的介层窗1 41中的导电层15可作为一源极导电层15s，而漏极区112d上的介层窗141中的导电层15可作为一漏极导电层15d。然后，如图1E所示，再于该基板10上形成一保护层16，并且利用光致抗蚀剂层后，再以第五道光刻工艺，在对应于漏极区112d的漏极导电层15s上形成一接触窗161。最后，如图1F所示，在该保护层16表面以及接触窗161内形成一导电层，该导电层利用第六道光刻工艺可制作成一像素电极17。
然而，利用这种六道光刻工艺的方式制作低温多晶硅液晶显示器，其制作过程相当冗长且复杂，而且容易因多道光刻工艺的使用而产生对位偏差或不精准等问题。另外，直接利用掩模定义出轻掺杂区以及重掺杂区，也将增加工艺的复杂性且无法降低成本以及提高产出率。因此，这种制造低温多晶硅液晶显示器方法仍然有待进一步的改善。
发明内容
有鉴于此，本发明提供一种半导体结构的制造方法，应用于一平面显示器，其步骤包括首先，提供一基板，该基板具有一有源元件区与一电容区。接着，在基板的有源元件区与电容区上形成一图案化的多晶硅层。另外，在基板上依序形成一第一介电层、一第一导电层、一第二介电层与一第二导电层。然后，图案化第一介电层、第一导电层、第二介电层与第二导电层，在有源元件区上形成一栅极，并且在电容区上形成一电容电极。之后，掺杂多晶硅层，在栅极两侧形成一源极区与一漏极区，且在栅极下形成一沟道区。接着，在基板上依序形成一内层介电层与一保护层。再于保护层与内层介电层中形成一漏极接触窗，暴露出漏极区的多晶硅层。然后，在基板上形成一第三导电层，电性连接至漏极区的多晶硅层。最后，图案化第三导电层，形成一像素电极。
根据所述的半导体结构的制造方法，其中，该基板包括一玻璃基板或一石英基板。
根据所述的半导体结构的制造方法，其中，还包括在该基板与该多晶硅层之间形成一缓冲层。
根据所述的半导体结构的制造方法，其中，该第一介电层的厚度处于600～1200之间。
根据所述的半导体结构的制造方法，其中，该第二介电层的厚度处于600～1200之间。
根据所述的半导体结构的制造方法，其中，在掺杂该多晶硅层时，该电容区上所形成的该电容电极下也同时形成该沟道区。
根据所述的半导体结构的制造方法，其中，在掺杂该多晶硅层时，形成有多个轻掺杂区及多个重掺杂区，所述轻掺杂区形成于该栅极下所形成的该沟道区两侧，且所述重掺杂区连接所述轻掺杂区。
根据所述的半导体结构的制造方法，其中，在掺杂该多晶硅层时，所形成的所述轻掺杂区使用的剂量处于1E16～1E18原子/立方厘米之间。
根据所述的半导体结构的制造方法，其中，在掺杂该多晶硅层时，所形成的所述重掺杂区使用的剂量处于1E18～1E21原子/立方厘米之间。
根据所述的半导体结构的制造方法，其中，该重掺杂区为一P型离子重掺杂区或一N型离子重掺杂区。
根据所述的半导体结构的制造方法，其中，在掺杂该多晶硅层时，还包括一活化的步骤，以活化该多晶硅层的掺杂剂，且活化的温度为550～1000℃之间。
根据所述的半导体结构的制造方法，其中，该内层介电层的厚度处于1000～6000之间。
此外，本发明还提供另一种半导体结构的制造方法，应用于一平面显示器，其步骤包括首先，提供一基板，该基板具有一有源元件区与一电容区。接着，在基板的有源元件区与电容区上形成一图案化的多晶硅层。然后，在基板上依序形成一第一介电层、一第一导电层、一第二介电层与一第二导电层。另外，图案化第一介电层、第一导电层、第二介电层与第二导电层，在有源元件区上形成一栅极，且形成一扫描线电性连接该栅极，并且在电容区上形成一共享线。之后，掺杂多晶硅层，在栅极两侧形成一源极与一漏极，且在栅极下形成一沟道区。再于基板上形成多条下层数据线段，且所述下层数据线段其中之一电性连接至源极。然后，在基板上依序形成一内层介电层与一保护层。接着，在保护层与内层介电层中形成一漏极接触窗暴露出该漏极，以及多个数据线接触窗暴露出所述下层数据线段。最后，在基板上形成一图案化的第三导电层，包含一像素电极，电性连接至漏极区的多晶硅层，以及多条数据连接线，电性连接下层数据线段，以形成一连续的数据线。
根据所述的半导体结构的制造方法，其中，还包括在该基板与该多晶硅层之间形成一缓冲层。
根据所述的半导体结构的制造方法，其中，该第一介电层的厚度处于600～1200之间。
根据所述的半导体结构的制造方法，其中，该第二介电层的厚度处于600～1200之间。
根据所述的半导体结构的制造方法，其中，在掺杂该多晶硅层时，该电容区上所形成的该电容电极下也同时形成该沟道区。
根据所述的半导体结构的制造方法，其中，在掺杂该多晶硅层时，形成有多个轻掺杂区及多个重掺杂区，所述轻掺杂区形成于该栅极下所形成的该沟道区两侧，且所述重掺杂区连接所述轻掺杂区。
根据所述的半导体结构的制造方法，其中，所述轻掺杂区及所述重掺杂区以离子注入的方式形成。
根据所述的半导体结构的制造方法，其中，在掺杂该多晶硅层时，所形成的所述轻掺杂区使用的剂量处于1E16～1E18原子/立方厘米之间。
根据所述的半导体结构的制造方法，其中，在掺杂该多晶硅层时，所形成的所述重掺杂区使用的剂量处于1E18～1E21原子/立方厘米之间。
根据所述的半导体结构的制造方法，其中，该重掺杂区为一P型离子重掺杂区或一N型离子重掺杂区。
根据所述的半导体结构的制造方法，其中，在掺杂该多晶硅层时，还包括一活化的步骤，以活化该多晶硅层的掺杂剂，且活化的温度为550～1000℃之间。
根据所述的半导体结构的制造方法，其中，该内层介电层的厚度处于1000～6000之间。
根据所述的半导体结构的制造方法，其中，该电容区所形成的该共享线包括该第一介电层、该第一导电层、该第二介电层与该第二导电层，且该第一介电层与该第一导电层延伸至该电容区以外的该基板表面。
根据所述的半导体结构的制造方法，其中，所述下层数据线段不与该扫描线接触。
在本发明的半导体结构的制造方法中，基板优选为一玻璃基板或一石英基板。
前述本发明的半导体结构的制造方法中，还可在基板与多晶硅层间形成一缓冲层。该缓冲层优选可以使用硅或氧化硅等材料。
前述本发明的制造方法中，第一介电层与第二介电层的厚度优选可分别处于约600～1200之间。
在本发明中，在掺杂多晶硅层时，电容区上所形成的电容电极下也同时形成该沟道区。此外，在掺杂多晶硅层时，也可形成有多个轻掺杂区及多个重掺杂区，所述轻掺杂区形成于栅极下所形成的沟道区两侧，且所述重掺杂区连接轻掺杂区。在此，在掺杂该多晶硅层时，所形成的轻掺杂区使用的剂量优选处于1E16～1E18原子/立方厘米之间，而所形成的重掺杂区使用的剂量优选处于1E18～1E21原子/立方厘米之间。而所述轻掺杂区及重掺杂区可以离子注入的方式形成。此外，重掺杂区优选可为一P型或N型离子重掺杂区。另外，在掺杂该多晶硅层时，还可包括一活化(actitation)的步骤，以活化多晶硅层的掺杂剂(dopants)，且该活化温度优选可为550～1000℃之间。
在本发明中，在基板上所形成的内层介电层，其厚度优选处于1000～6000之间。
除此之外，本发明的制造方法在电容区上所形成的共享线可包括第一介电层、第一导电层、第二介电层与第二导电层，且第一介电层与第一导电层延伸至电容区以外的基板表面。此外，本发明在基板上所形成的多条下层数据线段不与扫描线接触。
依据上述本发明的半导体结构的制造方法，可制作如下的半导体结构，但该半导体结构不限于上述的制作步骤。
因此，本发明也提供一种半导体结构，应用于一平面显示器，包括一基板、一图案化的多晶硅层、一栅极堆叠层、一第三介电层以及一像素电极。在此，基板具有一有源元件区与一电容区。图案化的多晶硅层配置于基板的有源元件区与电容区上，多晶硅层具有一沟道区，以及位于沟道区两侧的一源极区与一漏极区。而栅极堆叠层配置于沟道区上，以及一电容堆叠层，配置于电容区的多晶硅层上，其中栅极堆叠层与电容堆叠层均包含一第一介电层、一第一导电层、一第二介电层与一第二导电层。第三介电层配置于多晶硅层、栅极堆叠层与电容堆叠层上，第三介电层中具有一接触窗。最后，像素电极配置于第三介电层上，且经由接触窗电性连接至漏极区的多晶硅层。
根据所述的半导体结构，其中，该第三介电层包括一内层介电层以及一保护层，该保护层配置于该内层介电层与该像素电极之间。
根据所述的半导体结构，其中，该内层介电层的厚度处于1000～6000之间。
根据所述的半导体结构，其中，该保护层的厚度大于该内层介电层的厚度。
根据所述的半导体结构，其中，该第一介电层的厚度处于600～1200之间。
根据所述的半导体结构，其中，该第二介电层的厚度处于600～1200之间。
根据所述的半导体结构，其中，该基板上还配置有多条下层数据线段，且所述下层数据线段其中之一电性连接至该源极区。
根据所述的半导体结构，其中，该第三介电层部分的接触窗暴露出所述下层数据线段，且经由多条数据连接线电性连接，而形成一连续的数据线。
根据所述的半导体结构，其中，该扫描线与该栅极堆叠层电性连接。
根据所述的半导体结构，其中，该第一导电层及该第二导电层的材料选自由铝、钨、钼与铬及其合金所组成的群组。
根据所述的半导体结构，其中，还包括一缓冲层，其配置于该基板与该多晶硅层之间。
在本发明的半导体结构中，第三介电层可包括一内层介电层以及一保护层，而保护层配置于内层介电层与像素电极之间。而前面所述的内层介电层的厚度优选可为1000～6000之间，且保护层的厚度优选是大于该内层介电层的厚度。
前述本发明的半导体结构中，该第一介电层与第二介电层的厚度优选可分别处于约600～1200之间。
此外，在本发明的半导体结构中，基板上还可配置有多条下层数据线段，且所述下层数据线段其中之一电性连接至源极区。并且，第三介电层部分的接触窗优选地暴露出所述下层数据线段，且经由多条数据连接线电性连接，而形成一连续的数据线。此外，扫描线也可与栅极堆叠层电性连接。
在本发明的半导体结构中，第一导电层及第二导电层的材料可选自由铝、钨、钼与铬及其合金所组成的群组、或其它导电材料。
另外，在本发明的半导体结构中，还可包括一缓冲层，该缓冲层可配置于基板与多晶硅层之间。该缓冲层例如可以使用硅或氧化硅等材料。
本发明的半导体结构主要可应用于平面显示器，优选为液晶显示器。
因此，本发明的半导体结构及其制造方法中，在电容区中，于多晶硅层上形成一种导电层、介电层以及导电层的电容夹层结构，可以增加电容区中的电容量。同时，本发明的制造方法所制造出的结构可增加开口率，并可解决因为导电层的外漏所引起的电性问题。此外，本发明将内层介电层与保护层整合于同一道工艺中，可克服串扰(cross-talk)的电性问题。
图1A至1F为公知的制造低温多晶硅液晶显示器的结构流程剖视图。
图2至图6为本发明一实施例的制造平面显示器的半导体结构流程剖视图及上视图。
其中，附图标记说明如下10，20 基板 11，21 多晶硅层111 轻掺杂区 112 重掺杂区112s源极区112d漏极区12 栅极绝缘层13 栅极金属层14，37 内层介电层141 介层窗15 导电层15s， 源极导电层15d 漏极导电层35s 源极35d 漏极 16，38 保护层161 接触窗17，39 像素电极22 第一介电层23 第一导电层24 第二介电层25 第二导电层31 栅极 311 栅极堆叠层
32 电容电极321电容堆叠层33 扫描线 331电容接触窗34 共享线 351漏极接触窗36 下层数据线段361 数据线接触窗37 介电层 391数据连接线40 沟道区 41 轻掺杂区42 重掺杂区50 数据线60 第三介电层具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，所属领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明也可通过其它不同的具体实施例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
本发明的实施例中所述附图均为简化示意图。所述附图仅显示与本发明有关的元件，其所显示的元件非为实际实施时的形状，其实际实施时的元件数目、形状等比例为一选择性的设计，且其元件布局形式可能更复杂。
请参考图2至图6，其为制造本实施例平面显示器的半导体结构流程的剖视图及上视图。
首先，请参考图2，如图2A所示，提供一基板20，在该实施例中基板20为一玻璃基板，且也可在基板20的表面配置有一缓冲层(图中未示)，该缓冲层可使用的材料可为硅或氧化硅。该基板20具有一有源元件区B与一电容区C。而该基板20的表面先形成一非晶硅层(图中未示)，然后可利用热处理或准分子激光退火的方式将该非晶硅层转换成一多晶硅层21。接着，经由光致抗蚀剂层(图中未示)，再以第一道光刻工艺(即涂布光致抗蚀剂层，再进行曝光以及显影工艺)的方式形成一个图案化多晶硅层21。形成该图案化的多晶硅层21后，再移除光致抗蚀剂层，而可得到如图2B所示，含有图案化的多晶硅层21的基板20上视图。
接着，请参考图3，在图3A中，在基板20上依序可形成一第一介电层22、一第一导电层23、一第二介电层24与一第二导电层25。在此，第一介电层22与第二介电层24可使用的材料例如可为氧化硅或氮化硅，且第一介电层22与第二介电层24的厚度分别可处于600～1200之间。而第一导电层23与第二导电层25可使用的材料例如可为铝、钨、钼与铬及其合金所组成的群组、或其它导电材料。而在具有该第一介电层22、第一导电层23、第二介电层24与第二导电层25的基板20上可经由光致抗蚀剂层，利用第二道光刻工艺，以图案化第一介电层22、第一导电层23、第二介电层24与第二导电层25。因此，在有源元件区B上的第一介电层22、第一导电层23、第二介电层24及第二导电层25可于一栅极区g形成栅极31，而该栅极31为一栅极堆叠层311。在电容区C则形成一电容电极32，而该电容电极32为一电容堆叠层321。此外，当在基板20的有源元件区B以及电容区C上依序形成第一介电层22、第一导电层23、第二介电层24与第二导电层25时，如图3B所示，在基板20上未含有多晶硅层21的位置也同时形成所述的第一介电层22、第一导电层23、第二介电层24与第二导电层25。而所述的第一介电层22、第一导电层23、第二介电层24与第二导电层25可形成如图3B所示的一扫描线33，该扫描线33电性连接至栅极31，并且在电容区C上形成一共享线34。此外，在电容区C向外延伸至基板的部分，经由灰阶(gray-tone)或半色调(half-tone)掩模技术进行光刻工艺，使得向外延伸的部分仅具有第一介电层22以及第一导电层23。因此可形成一共享线34。
然后，仍请参考图3A，可利用自对准(self alignment)的方式将P型离子掺杂至该多晶硅层21。并且，在P型离子掺杂至多晶硅层21后，为使P型离子完全定位以及不使多晶硅层21产生损害甚至造成非晶化，再经由一热处理，以将其活化，而该活化温度为550～1000℃之间。掺杂该多晶硅层21后会在栅极31外侧具有一轻掺杂区41以及一重掺杂区42，其中，形成该轻掺杂区41所使用的剂量可处于1E16～1E18原子/立方厘米之间，而形成重掺杂区42所使用的剂量可处于1E18～1E21原子/立方厘米之间。在此，轻掺杂区41配置于栅极堆叠层31的两侧，而重掺杂区42则配置于轻掺杂区41外侧。而配置于栅极区g外侧的重掺杂区42可分别形成一源极区s以及一漏极区d。源极区s具有一源极35s，而在漏极区d具有一漏极35d。此外，在栅极31下形成一沟道区40，并且在电容区C的电容电极32下也可形成一沟道区40。
接着，请参考图4A及4B，在该基板20上形成一金属层(图中未示)，该金属层例如可为铝、钨、钼与铬及其合金所组成的群组、或其它导电材料等材料。接着，经由光致抗蚀剂层，再以第三道光刻工艺将金属层形成多条下层数据线段36，且所述下层数据线段36其中之一电性连接至源极35s。此外，所述下层数据线段36不与扫描线33接触。
另外，请参考图5A及5B，在该基板20上依序形成一内层介电层37与一保护层38。在此，所形成的内层介电层37的厚度处于在1000～6000之间，并且保护层38的厚度大于内层介电层37的厚度。接着，再于保护层38与内层介电层37中经由光致抗蚀剂层，再以第四道光刻工艺形成一漏极接触窗351以暴露出漏极35d上所形成的下层数据线段36、多个数据线接触窗361(如图5B所示)以暴露出下层数据线段36、以及一电容接触窗331以暴露出电容电极33。
最后，请参考图6A及6B，在该基板20上形成一第三导电层(图中未示)，并经由光致抗蚀剂层，再以第五道光刻工艺形成一图案化的第三导电层。该第三导电层可作为一像素电极39以及多条数据连接线391。像素电极39电性连接至漏极区d的多晶硅层(即重掺杂区42)。多条数据连接线391电性连接下层数据线段36，以形成一连续的数据线50。
因此，本发明应用在平面显示器的结构，请参考图6A及6B，可包括一基板20、一图案化的多晶硅层21、一栅极堆叠层311、一第三介电层60(其包含内层介电层37以及保护层38)以及一像素电极39。在此，基板20具有一有源元件区B与一电容区C。图案化的多晶硅层21(如图2A所示)配置于基板20的有源元件区B与电容区C上，多晶硅层21具有一沟道区40，以及位于沟道区40两侧的一源极区s与一漏极区d。而栅极堆叠层311配置于沟道区40上，以及一电容堆叠层321配置于电容区C的多晶硅层21上，其中栅极堆叠层311与电容堆叠层321均包含一第一介电层22、一第一导电层23、一第二介电层24与一第二导电层25。第三介电层60配置于多晶硅层21、栅极堆叠层311与电容堆叠层321上，且第三介电层60中具有一漏极接触窗351。最后，像素电极39配置于第三介电层上，且经由漏极接触窗351电性连接至漏极区d的漏极35d。
综上所述，本发明中的电容区以电容夹层结构(导电层、介电层、导电层)制造以增加电容量，并且将内层介电层与保护层整合于同一道光刻技术中，使得该制造工艺仅需五道的光刻工艺即可制作完成。本发明的制造方式不但增加了电容区的电容量，并且也达到降低制造工艺难度及生产成本以及提高产出率的目的。
上述实施例仅为了方便说明而举例，本发明所主张的权利范围应以权利要求所述为准，而非仅限于上述实施例。
权利要求
1.一种半导体结构的制造方法，应用于一平面显示器，其步骤包括提供一基板，该基板具有一有源元件区与一电容区；在该基板的该有源元件区与该电容区上形成一图案化的多晶硅层；在该基板上依序形成一第一介电层、一第一导电层、一第二介电层与一第二导电层；图案化该第一介电层、该第一导电层、该第二介电层与该第二导电层，在该有源元件区上形成一栅极，并且在该电容区上形成一电容电极；掺杂该多晶硅层，在该栅极两侧形成一源极区与一漏极区，且在该栅极下形成一沟道区；在该基板上依序形成一内层介电层与一保护层；在该保护层与该内层介电层中形成一漏极接触窗，暴露出该漏极区的该多晶硅层；在该基板上形成一第三导电层，电性连接至该漏极区的该多晶硅层；以及图案化该第三导电层，形成一像素电极。
2.如权利要求1所述的半导体结构的制造方法，其中，该基板包括一玻璃基板或一石英基板。
3.如权利要求1所述的半导体结构的制造方法，其中，还包括在该基板与该多晶硅层之间形成一缓冲层。
4.如权利要求1所述的半导体结构的制造方法，其中，该第一介电层的厚度处于600～1200之间。
5.如权利要求1所述的半导体结构的制造方法，其中，该第二介电层的厚度处于600～1200之间。
6.如权利要求1所述的半导体结构的制造方法，其中，在掺杂该多晶硅层时，该电容区上所形成的该电容电极下也同时形成该沟道区。
7.如权利要求1所述的半导体结构的制造方法，其中，在掺杂该多晶硅层时，形成有多个轻掺杂区及多个重掺杂区，所述轻掺杂区形成于该栅极下所形成的该沟道区两侧，且所述重掺杂区连接所述轻掺杂区。
8.如权利要求7所述的半导体结构的制造方法，其中，在掺杂该多晶硅层时，所形成的所述轻掺杂区使用的剂量处于1E16～1E18原子/立方厘米之间。
9.如权利要求7所述的半导体结构的制造方法，其中，在掺杂该多晶硅层时，所形成的所述重掺杂区使用的剂量处于1E18～1E21原子/立方厘米之间。
10.如权利要求7所述的半导体结构的制造方法，其中，该重掺杂区为一P型离子重掺杂区或一N型离子重掺杂区。
11.如权利要求7所述的半导体结构的制造方法，其中，在掺杂该多晶硅层时，还包括一活化的步骤，以活化该多晶硅层的掺杂剂，且活化的温度为550～1000℃之间。
12.如权利要求1所述的半导体结构的制造方法，其中，该内层介电层的厚度处于1000～6000之间。
13.一种半导体结构的制造方法，应用于一平面显示器，其步骤包括提供一基板，该基板具有一有源元件区与一电容区；在该基板的该有源元件区与该电容区上形成一图案化的多晶硅层；在该基板上依序形成一第一介电层、一第一导电层、一第二介电层与一第二导电层；图案化该第一介电层、该第一导电层、该第二介电层与该第二导电层，在该有源元件区上形成一栅极，且形成一扫描线电性连接该栅极，并且在该电容区上形成一共享线；掺杂该多晶硅层，在该栅极两侧形成一源极与一漏极，且在该栅极下形成一沟道区；在该基板上形成多条下层数据线段，且所述下层数据线段其中之一电性连接至该源极；在该基板上依序形成一内层介电层与一保护层；在该保护层与该内层介电层中形成一漏极接触窗暴露出该漏极，以及多个数据线接触窗暴露出所述下层数据线段；以及在该基板上形成一图案化的第三导电层，包含一像素电极，电性连接至该漏极区的该多晶硅层，以及多条数据连接线，电性连接所述下层数据线段，以形成一连续的数据线。
14.如权利要求13所述的半导体结构的制造方法，其中，还包括在该基板与该多晶硅层之间形成一缓冲层。
15.如权利要求13所述的半导体结构的制造方法，其中，该第一介电层的厚度处于600～1200之间。
16.如权利要求13所述的半导体结构的制造方法，其中，该第二介电层的厚度处于600～1200之间。
17.如权利要求13所述的半导体结构的制造方法，其中，在掺杂该多晶硅层时，该电容区上所形成的该电容电极下也同时形成该沟道区。
18.如权利要求13所述的半导体结构的制造方法，其中，在掺杂该多晶硅层时，形成有多个轻掺杂区及多个重掺杂区，所述轻掺杂区形成于该栅极下所形成的该沟道区两侧，且所述重掺杂区连接所述轻掺杂区。
19.如权利要求18所述的半导体结构的制造方法，其中，所述轻掺杂区及所述重掺杂区以离子注入的方式形成。
20.如权利要求18所述的半导体结构的制造方法，其中，在掺杂该多晶硅层时，所形成的所述轻掺杂区使用的剂量处于1E16～1E18原子/立方厘米之间。
21.如权利要求18所述的半导体结构的制造方法，其中，在掺杂该多晶硅层时，所形成的所述重掺杂区使用的剂量处于1E18～1E21原子/立方厘米之间。
22.如权利要求18所述的半导体结构的制造方法，其中，该重掺杂区为一P型离子重掺杂区或一N型离子重掺杂区。
23.如权利要求18所述的半导体结构的制造方法，其中，在掺杂该多晶硅层时，还包括一活化的步骤，以活化该多晶硅层的掺杂剂，且活化的温度为550～1000℃之间。
24.如权利要求13所述的半导体结构的制造方法，其中，该内层介电层的厚度处于1000～6000之间。
25.如权利要求13所述的半导体结构的制造方法，其中，该电容区所形成的该共享线包括该第一介电层、该第一导电层、该第二介电层与该第二导电层，且该第一介电层与该第一导电层延伸至该电容区以外的该基板表面。
26.如权利要求13所述的半导体结构的制造方法，其中，所述下层数据线段不与该扫描线接触。
27.一种半导体结构，应用于一平面显示器，包括一基板，其具有一有源元件区与一电容区；一图案化的多晶硅层，其配置于该基板的该有源元件区与该电容区上，该多晶硅层具有一沟道区，以及位于沟道区两侧的一源极区与一漏极区；一栅极堆叠层，配置于该沟道区上，以及一电容堆叠层，配置于该电容区的该多晶硅层上，其中该栅极堆叠层与该电容堆叠层均包含一第一介电层、一第一导电层、一第二介电层与一第二导电层；一第三介电层，配置于该多晶硅层、该栅极堆叠层与该电容堆叠层上，该第三介电层中具有一接触窗；以及一像素电极，配置于该第三介电层上，且经由该接触窗电性连接至该漏极区的该多晶硅层。
28.如权利要求27所述的半导体结构，其中，该第三介电层包括一内层介电层以及一保护层，该保护层配置于该内层介电层与该像素电极之间。
29.如权利要求28所述的半导体结构，其中，该内层介电层的厚度处于1000～6000之间。
30.如权利要求28所述的半导体结构，其中，该保护层的厚度大于该内层介电层的厚度。
31.如权利要求27所述的半导体结构，其中，该第一介电层的厚度处于600～1200之间。
32.如权利要求27所述的半导体结构，其中，该第二介电层的厚度处于600～1200之间。
33.如权利要求27所述的半导体结构，其中，该基板上还配置有多条下层数据线段，且所述下层数据线段其中之一电性连接至该源极区。
34.如权利要求33所述的半导体结构，其中，该第三介电层部分的接触窗暴露出所述下层数据线段，且经由多条数据连接线电性连接，而形成一连续的数据线。
35.如权利要求33所述的半导体结构，其中，该扫描线与该栅极堆叠层电性连接。
36.如权利要求27所述的半导体结构，其中，该第一导电层及该第二导电层的材料选自由铝、钨、钼与铬及其合金所组成的群组。
37.如权利要求27所述的半导体结构，其中，还包括一缓冲层，其配置于该基板与该多晶硅层之间。
全文摘要
本发明关于一种平面显示器的半导体结构及其制造方法，其包括基板，具有有源元件区与电容区；图案化的多晶硅层，配置于该基板的有源元件区与电容区上，该多晶硅层具有沟道区，以及位于沟道区两侧的源极区与漏极区；栅极堆叠层，配置于该沟道区上，以及电容堆叠层，配置于该电容区的多晶硅层上，其中该栅极堆叠层与该电容堆叠层均包含第一介电层、第一导电层、第二介电层与第二导电层；第三介电层，配置于该多晶硅层、该栅极堆叠层与该电容堆叠层上，该第三介电层中具有接触窗；以及像素电极，配置于该第三介电层上，且经由该接触窗电性连接至该漏极区的多晶硅层。本发明的方法降低了生产流程及制造成本而且还增加了各像素的存储电容器的电容量。
文档编号H01L23/522GK101022094SQ20071008872
公开日2007年8月22日 申请日期2007年3月20日 优先权日2007年3月20日
发明者颜士益 申请人:友达光电股份有限公司