专利名称：提高沟槽型双层栅功率mos两多晶硅间击穿电压的方法
技术领域：
本发明涉及一种功率M0S器件的制造方法，特别涉及一种提高沟槽型 双层栅功率M0S器件两多晶硅间击穿电压的制造方法。
背景技术：
功率MOSFET (MOS结构的场效应晶体管)是低压范围内最好的功率开 关器件，以其输入阻抗高，低损耗、开关速度快、无二次击穿、安全工作 区宽、动态性能好，易与前极耦合实现大电流化、转换效率高等特性用于 处理电能，包含频率变换、功率变换和控制、DC/DC转换等。其生产工艺 进入亚微米、深亚微米时代，采用侧墙(Spacer)技术研制的小单元尺寸 第五代功率MOSFET和槽栅功率MOSFET工业化生产，元胞密度高达每平方 厘米4448.5万个，其精细工艺与微电子电路相当，新结构、新工艺还在 不断完善中，并向高压大电流、低压小功率、极低内阻、线性微波功率 M0S器件等方面发展。采用腐蚀挖槽工艺在管芯上开有沟槽的产品称为沟 槽型MOS场效应晶体管(TrenchMOSFET)，沟槽结构的沟道是纵向。在其 侧壁可制作M0S的栅极，所占用面积比横向沟道小、进一步提高元胞密度， 在器件性能上可增强MOSFET的雪崩击穿能力，有效减少导通电阻，降低 驱动电压，成为追求超低通态漏源电阻性能的择优结构。
沟槽型双层栅功率MOS器件具有击穿电压高，导通电阻低，开关速度 快的特性，具有很大的应用前景。常见的沟槽型功率MOS器件双层栅结构(见图1),包括硅片衬底11作为功率MOS器件的漏极；在硅外延层10 上制备的沟槽12;其第一层多晶硅填充部分的沟槽侧壁的厚栅氧化层13; 沟槽内第一层多晶硅14;其上沟槽内淀积高密度等离子体氧化膜15;再 是第二层多晶硅17;其侧壁填充薄栅氧化层18;沟槽之间的硅外延层10 上制备沟道体19和源极20;其中第一层多晶硅可靠接地(图中没给出)，
第二层多晶硅17作为栅极(gate)。在现有制备工艺中，因同时掺杂的第 一层多晶硅14 (D0P0S工艺过程)淀积以后，沟槽中间会有一条缝隙，在 第一层多晶硅反刻以后，沟槽中间的缝隙会加深并且在靠近沟槽侧壁的位 置形成第一层多晶硅尖角(图2)，这会严重降低两层多晶硅之间的击穿 电压。为了避免这一问题，改为采用了88度沟槽，并且在同时掺杂的第 一层多晶硅淀积以后，增加了90(TC， 30分钟，氮气下退火处理，但是这 又会导致在第一层多晶硅反刻后，第一层多晶硅的表面非常粗糙，从第一 层多晶硅表面到沟槽顶的深度均匀性非常差，还会造成下一步高密度等离 子体氧化膜的膜质较疏松，湿法腐蚀后剩余的高密度等离子体氧化膜厚度 均匀性很差，局部位置甚至没有高密度等离子体氧化膜剩余，严重影响器 件电性能的均匀性，且降低了两层多晶硅之间的击穿电压甚至短路。其原 因是因为D0P0S经过900度，30分钟氮气退火促使多晶硅晶粒长大恶化 了第一层多晶硅反刻后的表面平整度。沟槽型双层栅功率MOS器件真正的 栅极是第二层多晶硅，第一层多晶硅与源极接地起到提高器件击穿电压的 作用，因此第二层多晶硅栅极上所能加的电压应由真正的栅氧化层决定， 而不是两层多晶硅之间的高密度等离子体氧化膜决定。但是现有工艺中第 二层多晶硅栅极上所能加的电压严重低于应该能承受的电压值，其原因就在于两层多晶硅之间的高密度等离子体氧化膜导致的击穿漏电，而这正是 因为同时掺杂淀积的第一层多晶硅反刻后表面粗糙性导致的。另外，采用
88度沟槽，致使无法在线准确量测沟槽的深度。因为在88度沟槽刻蚀以 后，在线量测图形沟槽底面不平整(称black silicon现象)，无法在线 准确测量沟深，限制了工艺的可行性。
发明内容
本发明要解决的技术问题是提供一种提高沟槽型双层栅功率M0S两 多晶硅间击穿电压的方法，它能提高沟槽型双层栅功率MOS器件的两层多 晶硅间的击穿电压和提高功率M0S器件的电性能均匀性。
为解决上述技术问题，本发明的方法包括(1)刻蚀90度沟槽；(2)
第一层多晶硅的淀积和刻蚀工艺为先生长不掺杂的多晶硅，后对该多晶
硅进行掺杂，最后刻蚀掺杂后的多晶硅。
由于本发明的方法中采用了90度的沟槽刻蚀，实现了在线沟深的测量， 适合于量产。同时，抛弃了原有的53(TC的同时掺杂的第一层多晶硅淀积工 艺，改为采用在62(TC下淀积不掺杂的第一层多晶硅，对90度的沟槽进行填 充，其后对该第一层多晶硅进行掺杂，最后刻蚀掺杂后的第一层多晶硅。 上述工艺中，因在较高的温度下淀积第一层多晶硅，首先解决了原有同时 掺杂的第一层多晶硅无法对90度沟槽进行紧密填充的问题；其次，掺杂后
的第一层多晶硅在反刻后，其表面的粗糙度相对与原有技术中第一层多晶 硅刻蚀后的粗糙度得到大幅度改善，并且大幅度提高了反刻后第一层多晶 硅表面到沟槽顶深度的均匀性，从而使下一步中高密度等离子体氧化膜的 膜质得到改善，更紧密，最终提高两层多晶硅间的击穿电压，并使器件电性能的均匀性也大大提高。此发明所述刻蚀后第一层多晶硅表面粗糙度得
到大幅度提高是因为在62(TC下淀积不掺杂的第一层多晶硅晶粒很小且很 均匀，然后通过在900'C下用P0Cl3掺杂，因为杂质的作用，并不会使多晶
硅晶粒增大很多，从而改善了第一层多晶硅反刻后的表面平整度。
以栅氧化层为450埃的沟槽型双层栅功率MOS器件为例，其栅氧化层的 击穿电压设计为36V以上，但现有技术制备的功率M0S器件击穿电压为15V 左右，而采用本发明的方法制备的功率M0S器件击穿电压在36V至40V之间， 故本发明能有效提高了两层多晶硅间的击穿电压，使其不再成为沟槽型MOS 器件进一步发展的瓶颈。
下面结合附图与具体实施方法对本发明作进一步详细的说明 图1是沟槽型双层栅功率MOS器件局部截面结构示意图； 图2是现有工艺中反刻第一层多晶硅后，在沟槽侧壁形成第一层多晶 硅尖角的示意图。 具体实施方法
技术领域：
本发明的沟槽型双层栅功率MOS器件制造具体工艺包括
(1) 90度沟槽的刻蚀；
沟槽制备工艺为，先用沟槽光刻版光刻曝出需刻蚀沟槽的位置，再
刻蚀出90度沟槽。
(2) 厚栅氧化层(SHIELD GATE OXIDE)的生长； 厚栅氧化层包括一约500埃的热氧化层和一约1100埃的高温氧化
层(HTO)，其中高温氧化层可以采用高温低压化学气相沉积工艺。(3) 不掺杂的第一层多晶硅在沟槽内的填充；采用低压化学气相沉 积工艺，在62(TC下淀积不掺杂的第一层多晶硅。
(4) 对第一层多晶硅进行磷掺杂；
在90(TC下用POCl3为掺杂源，对该第一层多晶硅进行掺杂，掺杂 时间和浓度可根据该第一层多晶硅要求的电学性能来调整。
(5) 后续的制备工艺可以根据具体实施方案的不同而不同，下面为 掺杂后的第一层多晶硅反刻的典型工艺；
采用多晶硅对氧化层选择比高的刻蚀条件，以厚栅氧化层作为刻蚀的 终止层，干法刻蚀第一层多晶硅至沟槽内。具体操作流程为先主刻蚀沟 槽表面以上的第一层多晶硅(具体实施中可为4000埃厚的)，后以找终点 形式刻蚀至厚栅氧化层表面，接下来再以与终点形式相同的工艺条件过刻 蚀沟槽内第一层多晶硅(约至硅平面以下0.6um处)，最后以各向同性的 刻蚀工艺刻蚀沟槽内第一层多晶硅(约至硅平面以下lum处)，并削平多 晶表面的凹凸不平。这里第一层多晶硅需刻蚀掉的厚度由具体工艺要求而 定，通过刻蚀时间和刻蚀速率等来控制。
(6) 后续的沟道体、源极、接触孔，金属层及钝化层等的制备工艺 与原有技术中制备工艺完全相同。
权利要求
1、一种提高沟槽型双层栅功率MOS两多晶硅间击穿电压的方法，该功率MOS器件制备工艺包括沟槽刻蚀、第一层多晶硅的淀积和刻蚀、高密度等离子体氧化膜的淀积和刻蚀、栅氧生长、第二层多晶硅的生长和刻蚀、及沟道体、源区、接触孔、金属层、钝化层形成，其特征在于(1)所述沟槽为90度沟槽；(2)所述第一层多晶硅的淀积和刻蚀工艺为先淀积不掺杂的多晶硅，后对所述不掺杂的多晶硅进行磷掺杂，最后刻蚀掺杂后的多晶硅。
2、 按照权利要求1所述的提高沟槽型双层栅功率M0S两多晶硅间击穿电 压的方法，其特征在于所述不掺杂的多晶硅的淀积温度为62(TC，淀积完 成后在90(TC下用POCl3为掺杂源，对所述不掺杂的多晶硅进行磷掺杂。
全文摘要
本发明公开了一种提高沟槽型双层栅功率MOS两多晶硅间击穿电压的方法，该方法包括(1)沟槽刻蚀采用90度刻蚀工艺；(2)第一层多晶硅的淀积和刻蚀工艺为先生长不掺杂的多晶硅，后对该多晶硅进行掺杂，最后刻蚀掺杂后的多晶硅。根据本发明的方法步骤制备的功率MOS器件，两层多晶硅之间的击穿电压得到很大的提高，并且器件的电性能的均匀性也可以得到大幅度提高，可广泛应用于沟槽型双层栅功率MOS器件的制备中。
文档编号H01L21/336GK101315894SQ20071009384
公开日2008年12月3日 申请日期2007年5月30日 优先权日2007年5月30日
发明者缪进征, 金勤海, 马清杰 申请人:上海华虹Nec电子有限公司