专利名称：半导体器件中凹陷栅极的制造方法
技术领域：
本发明涉及一种制造半导体器件的方法，更具体而言涉及一种制 造半导体器件中凹陷栅极的方法。
背景技术：
随着半导体器件的集成密度增加，由于随着栅极沟道长度减少以 及注入掺杂浓度增加而增加的电场所引起的结漏电流(junction leakage),因此典型平面栅极的形成方法难于充分获得器件的刷新特 性.
为了解决上述限制，可使用下列方式实施凹陷栅极形成过程:使有 源区图案化以在其中形成凹陷，然后在该凹陷栅中填充可导电材料以 形成凹陷栅极。此凹陷栅极工艺使得可以增加栅极沟道长度以及减少 注入掺杂浓度，并可因此提高器件的刷新特性。
图1A和图1B为依据该典型方法的半导体器件的凹陷图案的横截 面示意图。图1C和图1D为该典型半导体器件中存在的角(horn)的扫 描电子显微镜显微照片。在此，图1A为沿着有源区的长轴方向的截 面图，图1B为沿着有源区的短轴方向的截面图。
参照图1A和1B,在衬底ll中形成隔离结构12以限定有源区.使 用凹陷掩模以及蚀刻工艺来形成凹陷图案13,隔离结构12通过典型 浅沟隔离(STI)工艺来形成。在衬底11的某特定区域中形成用于器 件隔离的沟槽，使得该沟槽具有倾斜角度(oc)为85°或更小(参照图 1B和1C)的倾斜侧壁，以保证将在后续过程中形成的器件隔离绝缘 结构的空隙填充特性。此外，为了保证有效场氧化物高度(EFH) (effective field oxide height),形成隔离结构12《吏得隔离结构12的上
表面高于衬底ll的上表面(参照图1D)。
同时，凹陷图案13具有V形外形，结果，由于隔离结构12的倾斜 角度(a)、 EFH以及凹陷图案13的V形外形，在凹陷图案13和隔离结 构12互相接触的部分上出现角H。此角H会导致栅极绝缘层的特性降低, 并且角H为容易受应力损伤的弱部位(weakpoint)。此外，该角可充当 漏电流源,这导致较低的良品率。
发明内容
本发明的实施方案涉及提供制造半导体器件中凹陷栅极的方法， 其可通过去除或最小化凹陷图案的角以改善凹陷栅极的特性，其中所 述角可为容易受应力损害的弱部位和漏电流源。
依据本发明的一方面，提供一种制造半导体器件的方法，包括在 衬底中形成隔离结构以限定有源区；在该隔离结构与该有源区上形成
凹陷掩模图案；蚀刻由凹陷掩模图案所暴露的隔离结构直至一定深度； 蚀刻该衬底以形成凹陷图案；以及在该凹陷图案上形成栅极电极。
依据本^L明的另一方面，提供一种制造半导体器件的方法，包括: 在硅衬底中形成隔离结构以限定有源区；在该隔离结构和该有源区上 形成緩冲氧化物层；在该緩冲氧化物层上形成凹陷掩模图案；蚀刻由 凹陷掩模图案暴露的隔离结构与緩冲氧化物层；通过利用第一制法 (recipe)蚀刻硅衬底以形成凹陷图案，其中该制法对硅衬底的蚀刻速 率大于对緩冲氧化物层或隔离结构的蚀刻速率；以及在该凹陷图案上
形成栅极电极。
图1A和图1B为依据典型方法的半导体器件的凹陷图案的横截面 示意图。
图1C和图1D为在典型半导体器件中出现的角的扫描电子显微镜 (SEM)的显微图。
图2为其上形成有凹陷掩模图案的有源区和场区的平面图。 图3A 3D为依据本发明的一些实施方案制造半导体器件中凹陷栅 极的方法的横截面示意图。
具体实施例方式
图2为在其上形成有凹陷掩模图案的有源区和场区的平面图。该 有源区与场区可通过器件隔离过程来限定。凹陷掩模图案RM可沿有 源区的短轴方向B-B'在有源区与场区上形成。在沿着线B-B'即该有 源区的短轴方向的横截面图中，在场区和有源区之间的边界区没有覆 盖凹陷掩模图案RM。该凹陷掩模图案RM—般包括硬掩模。
图3A 3D描述了依据本发明的实施方案制造半导体器件中凹陷栅 极的方法的横截面图。在图3A 3D中，沿着有源区的长轴方向A-A' 的横截面图为左图，并且沿着有源区的短轴方向B-B'的横截面图为右 图。
参照图3A 3B，实施传统浅沟隔离(STI)以在衬底31中形成隔 离结构32。形成的隔离结构32比将在下列过程中形成的凹陷图案的 底部表面更深。更具体地，选择性蚀刻衬底31的器件隔离区以形成沟 槽。为获得作为填入沟槽中的隔离结构的氧化材料的空隙填充
(gap-fill)特性，形成具有斜率的沟槽，其中该斜率倾斜角度范围为 约85。 ~约89° 。然后，可沉积氧化物层以便填充该沟槽，随后实施 例如化学机械抛光(CMP )的平坦化处理以隔离该沟槽中的氧化物层， 由此完成隔离结构32的形成。该隔离结构32的上表面应比衬底31的 表面更高，以获得有效场氧化物高度(EFH)。
在包括隔离结构32的所得结构上形成緩冲氧化物层33。该緩冲 氧化物层33在凹陷掩模层材料和衬底31之间起到緩冲应力的作用， 并且也可在凹陷掩模层蚀刻期间作为蚀刻停止层。然后，在緩沖氧化 物层33上形成用于形成凹陷的硬掩模图案34 (在此之后，称为凹陷 掩模图案34)。在此，在接下来的凹陷蚀刻过程中，凹陷掩模层34和 緩沖氧化物层33 —起将用来作为蚀刻阻挡层。例如，凹陷掩模图案 34可由多晶硅形成。可通过典型光刻工艺来形成凹陷掩模图案34。即， 可通过使用特定光刻胶图案作为蚀刻掩模而蚀刻硬掩模层直到暴露緩 冲氧化物层33来形成凹陷掩模图案34。例如，通过在变压器
(transformer )耦合等离子体(TCP)或感应耦合等离子体(ICP)类型
的等离子体源下，使用氯基气体蚀刻该硬掩模层。
此后，参照图3B,在蚀刻衬底31之前实施氧化物层即緩冲氧化 物层33和隔离结构32的蚀刻。在一些典型方法中，在形成凹陷掩模 图案34之后直接蚀刻衬底，即硅衬底。然而，依据本发明的一些实施 方案，在蚀刻衬底31之前，在相对包括硅的村底31的高蚀刻选择性 的条件下，将包括隔离结构32和緩冲氧化物层33的暴露的氧化物层 蚀刻至某一定深度。附图标记32A和33A分别表示凹陷隔离结构和图 案化緩冲氧化物层。
在一个实施方案中，氧化物层的蚀刻速率至少是硅的蚀刻速率的 三倍，更具体地，氧化物层的蚀刻速率是硅衬底的蚀刻速率的约3倍 约6倍。换句话说，在硅衬底和氧化物层的蚀刻速率之比约为1:3~6 的条件下蚀刻氧化物层。更具体地，使用CF基气体与CHF基气体的 混合气体来实施氧化物层的蚀刻，其中CF基气体和CHF基气体的流 量之比约为1~3:1，其中CF基气体可包括四氟甲烷(CF4)并且CHF 气体可包括三氟甲烷(CHF3)。此外，该蚀刻过程可在变压器耦合等 离子体(TCP)、感应耦合等离子体(ICP)或者磁增强反应性离子束 蚀刻(MERIE)等类型的等离子体源中实施。使用TCP或ICP类型 的等离子体源，可应用约200W 约700W的源功率(source power )。 使用MERIE类型的等离子体源，可应用约300W 约1000W的源功率， 并且可应用约50W 约200W的底部功率。
在TCP或ICP类型的等离子体源中，当以特定蚀刻制法来实施緩 冲氧化物层33的蚀刻时，氧化物层和硅衬底的蚀刻速率分别成为约 39A/秒和约13A/秒，其中在所述制法中压力为40mT、应用500W的 功率以及使用主要气体为45CF4/15CHF3的混合气体并加入502和 50Ar。因此，可维持氧化物和硅的蚀刻速率之比约为3:1。
结果，由凹陷掩模图案34所暴露的区域上的緩冲氧化物层33被 蚀刻(参照第3B图的左图)，并且没有被凹陷掩模图案34所覆盖的 隔离结构32部分被蚀刻(参照第3B图的右图)。因此，在有源区附 近的凹陷隔离结构32A的边缘处形成裂缝C。
在蚀刻氧化物层后，可使用緩冲氧化物蚀刻剂(BOE)或氢氟酸 (HF)来附加实施湿蚀刻过程，以便控制在凹陷隔离结构32A的边缘 处形成的裂缝C的尺寸。
参照图3C，使用凹陷掩模图案34作为蚀刻掩模来蚀刻衬底31以 形成凹陷图案35。在此，使用氯基气体和溴基气体来形成凹陷图案35, 其中氯基气体包括氯(Cl2)气体并且溴气体包括溴化氢(HBr)气体。 在形成凹陷图案35之后，从图3C的右图可了解到，与依据某种典型 方法的图1B的凹陷图案13相比，角100被减小。
参照图3D,凹陷掩模图案34和图案化的緩冲氧化物层33A被去 除，形成栅极绝缘层36和栅极图案G。在此，尽管由传统氧化工艺形 成栅极绝缘层36，但由于凹陷图案35的角100被减小，因此可以形 成栅极绝缘层36而特性没有下降。栅极图案G由多晶硅电极37、金 属或金属珪化物电极38以及栅极硬掩模39以堆叠结构来构成。例如， 可由鵠或硅化鴒来形成金属或金属硅化物电极38。
依据本发明，在形成凹陷图案时引起漏电流的凹陷图案的角可被 去除或变小，使得可减少作为漏电流源的弱部位并有助于防止栅极氧 化物层退化。此外，本发明可提供其它优点，如较高产率以及较低制 造成本，这有助于实现位交错(bitcross)。在此，位交错是指高密度器 件的每个位(bit)的价格变得低于低密度器件的每个位的价格的现象。
虽然已经关于特定实施方案说明了本发明，但是对本领域技术 人员而言显而易见的是，可以在不脱离下面权利要求所限定的本发 明的精神及范围内做出各种变化及修改。
权利要求
1.一种制造半导体器件的方法，所述方法包括在衬底中形成隔离结构以限定有源区；在所述隔离结构和所述有源区上形成凹陷掩模图案；蚀刻由所述凹陷掩模图案暴露的所述隔离结构至一定深度；蚀刻所述衬底以形成凹陷图案；和在所述凹陷图案上形成栅极电极。
2. 根据权利要求l所述的方法，其中蚀刻所述隔离结构还包括所述隔 离结构的蚀刻速率大于所述衬底的蚀刻速率的蚀刻。
3. 根据权利要求1所述的方法，其中蚀刻所述隔离结构还包括所述隔 离结构的蚀刻速率为所述衬底的蚀刻速率的约3倍~约6倍的蚀刻。
4. 根据权利要求l所述的方法，其中所述隔离结构包括氧化物层，并 且所述衬底包括硅。
5. 根据权利要求4所述的方法，其中蚀刻所述隔离结构还包括使用包 含CF基气体与CHF基气体的气体。
6. 根据权利要求5所述的方法，其中所述使用包含CF基气体和CHF 基气体的气体还包括使用流量比约为1~3:1的CF基气体和CHF基气 体。
7. 根据权利要求5所述的方法，其中所述CF基气体包括四氟曱烷 (CF4)气体以及所述CHF基气体包括三氟曱烷(CHF3)气体。
8. 根据权利要求7所述的方法，其中蚀刻所述隔离结构还包括使用选 自变压器耦合等离子体(TCP)、感应耦合等离子体(ICP)以及磁增 强反应性离子束蚀刻(MERIE)类型的等离子体源的蚀刻。
9. 根据权利要求7所述的方法，其中蚀刻所述隔离结构还包括在约 200W 约700W的源功率下使用TCP类型等离子体源和ICP类型等离 子体源中的至少一种进行的蚀刻。
10. 根据权利要求7所述的方法，其中蚀刻所述隔离结构还包括在约 300W 约1000W的源功率以及约50W 约200W的底部功率下使用 MERIE类型等离子体源进行的蚀刻。
11. 一种制造半导体器件的方法，所述方法包括在硅衬底中形成隔离结构以限定有源区；在所述隔离结构和所述有源区上形成緩沖氧化物层；在所述緩沖氧化物层上形成凹陷掩模图案；蚀刻由所述凹陷掩模图案暴露的所述隔离结构和所述緩冲氧化物层；通过使用第 一制法蚀刻所述硅衬底以形成凹陷图案，所述第 一制 法对硅衬底的蚀刻速率大于对所述緩冲氧化物层或所述隔离结构的蚀 刻速率；和在所述凹陷图案上形成栅极电极。
12. 根据权利要求11所述的方法，其中所述凹陷掩模图案包括多晶硅 硬掩模。
13. 根据权利要求11所述的方法，其中利用第二制法来实施所述隔离 结构和所述緩沖层的蚀刻，所述第二制法对所述隔离结构和所述緩冲 氧化物层的蚀刻速率大于对所述硅衬底的蚀刻速率。
14. 根据权利要求11所述的方法，其中所述第二制法包含包括CF基 气体和CHF基气体的气体。
15. 根据权利要求14所述的方法，其中所述第二制法的CF基气体对 于CHF基气体的流量比约为1~3:1。
16. 根据权利要求14所述的方法，其中所述CF基气体包括CF4气体 以及所述CHF基气体包括CHF3气体。
17. 根据权利要求11所述的方法，其中蚀刻所述隔离结构和所述緩沖 氧化物层还包括使用选自变压器耦合等离子体(TCP )、感应耦合等离 子体(ICP)以及磁增强反应性离子束蚀刻(MERIE)类型的等离子 体源进行的蚀刻。
18. 根据权利要求11所述的方法，其中蚀刻所述隔离结构和所述緩冲 氧化物层还包括在约200W 约700W的源功率下在TCP类型等离子 体源和ICP类型等离子体源中的至少一种中的蚀刻。
19.根据权利要求11所述的方法，其中蚀刻所述隔离结构和所述緩冲 氧化物层还包括在约300W 约1000W的源功率以及约50W 约200W 的底部功率下使用MERIE类型等离子体源进行的蚀刻。
全文摘要
一种制造半导体器件的方法，包括在衬底中形成隔离结构以限定有源区；在该隔离结构和有源区上形成凹陷掩模图案；蚀刻该隔离结构以暴露凹陷图案至一定深度；蚀刻该衬底以形成凹陷图案；以及在凹陷图案上形成栅极电极。
文档编号H01L21/336GK101097861SQ200710101740
公开日2008年1月2日 申请日期2007年5月8日 优先权日2006年6月29日
发明者赵瑢泰, 金殷美 申请人:海力士半导体有限公司