专利名称：半导体器件及其制造方法
技术领域：
本发明涉及包括金属氧化物半导体场效应晶体管(MOSFET)的半导体器件及其制造方法。
背景技术：
由于近些年半导体器件的显著小型化，因此为了确保MOSFET的性能和可靠性需要各种创新。在这种情况下，为了获得MOSFET的改进性能，正在积极研究利用具有高介电常数的所谓高-k膜的膜作为栅绝缘膜。典型的高-k材料包括诸如锆(Zr)、铪(Hf)等元素的氧化物。即使栅绝缘膜的物理厚度增大一定程度，使用这种材料用于MOSFET的栅绝缘膜也能减小转换为氧化硅的电厚度(siliconoxide-converted electrical thickness)，因此提供了物理和结构上稳定的栅绝缘膜。由此，与采用氧化硅的常规情况相比，可以实现金属氧化物半导体(MOS)电容的增大以增强MOSFET的特性和/或栅极漏电流的减小。
然而，众所周知当栅绝缘膜由高-k膜构成且栅电极由多晶硅构成时会引起所谓的费米能级钉扎现象(日本专利特开No.2005-340,329)。认为在栅电极中的栅绝缘膜侧面上的界面附近当由于硅和用于构成高介电常数膜的上述金属元素之间的键合而产生某能级时，会发生费米能级钉扎。结果，MOSFET的阈值电压增大，并且阈值电压的波动也增大，提供了避免使用这种高介电常数膜的因素。虽然已经参考利用多晶硅作为栅电极的例子进行了上述描述，但是当将高介电常数膜用于栅绝缘膜时，通常会增大阈值电压。
另一方面，考虑到MOSFET的可靠性，已知一种所谓的负偏压温度不稳定(NBTI)现象(Journal of Applied Physics 2003年第94卷第1期第1-18页Dieter K.Schroder和JeffA.Babcock，题为“Negative biastemperature instabilityRoad to cross in deep submicron siliconsemiconductor manufacturing”)。具体地，这种现象的要点是，NBTI相当多地发生在p型MOSFET中，且当在高温环境中将负偏电压施加到栅电极时，正的固定电荷产生在栅绝缘膜中，导致增大的阈值电压。结果，MOSFET的操作速度随时间流逝而降低，以致于半导体器件中多个MOSFET的操作时间不协调，导致错误操作的发生。虽然已经考虑了各种方面对NBTI进行了探索和研究，但目前的情形是没有有效的对策。
发明概述同时，如上述文章中Dieter K.Schroder等所公开的，随着利用MOSFET的栅绝缘膜的减小的膜厚的趋势，施加到栅绝缘膜上的电场强度逐年增大。由此，在栅极长度为100nm以下的时代，与较早的时代相比，相对容易产生由NBTI引起的p型MOSFET阈值电压的增大。在确保半导体器件足够长时期的可靠性方面，提供p型MOSFET提高的NBTI抵抗力是非常关键的问题。
本发明人已经进行了涉及Dieter K.Schroder等的上述文章中所述的p型MOSFET的NBTI的研究。结果，发现通过1)在栅绝缘膜和栅电极之间的界面中或者2)在绝缘膜中以痕量(trance amout)提供包括诸如Hf等金属元素的区域，可以在基本上不劣化MOSFET特性的情况下提高NBTI抵抗力，其用于实现本发明。
根据本发明的一个方面，提供一种包括p型场效应晶体管的半导体器件，该p型场效应晶体管包括半导体衬底；接触半导体衬底上部而设置的栅绝缘膜；和接触栅绝缘膜的上部而设置的栅电极，其中在栅绝缘膜中或栅绝缘膜和栅电极之间的界面中包括如下区域，该区域包含面密度不高于1.3×1014原子/cm2的铪(Hf)和锆(Zr)中的至少一种金属元素。
在本发明中，包括Hf和Zr中至少一种金属元素的区域存在于p型场效应晶体管的栅绝缘膜和栅电极之间的界面中或者存在于栅绝缘膜中。由此，电子被Hf或Zr或其化合物所捕获，且被捕获的电子中和了当将负偏置电压施加到栅电极时产生在栅绝缘膜中的正固定电荷。由此，可以有效地抑制由NBTI引起的阈值电压的增大。
而且，在本发明中，包括Hf和Zr至少一种金属元素的区域中每单位面积这种金属元素的密度不高于1.3×1014原子/cm2。具有这种结构，其中在栅绝缘膜中提供包含痕量的这种金属元素的区域，可以抑制上述NBTI，同时抑制在以上相关背景技术所述的采用高介电常数膜用于栅绝缘膜的情况下引起的阈值电压增大。
而且，包括面密度不高于1.3×1014原子/cm2的上述金属元素的区域可以通过例如更加稳定制造的溅射工艺来形成。
更具体地，根据本发明的另一方面，提供一种用于制造上述半导体器件的方法，包括在半导体衬底上形成栅绝缘膜；在栅绝缘膜上溅射铪(Hf)和锆(Zr)中至少一种金属元素以形成包含金属元素的区域；并在提供有该区域的栅绝缘膜上形成栅电极，其中，在溅射中形成包含金属元素的区域，该区域中金属元素的面密度等于或低于1.3×1014原子/cm2。
此外，根据本发明的又一方面，提供一种用于制造上述半导体器件的方法，包括在半导体衬底上形成第一栅绝缘膜；在第一栅绝缘膜上溅射铪(Hf)和锆(Zr)中至少一种金属元素以形成包含金属元素的区域；在提供有该区域的第一栅绝缘膜上形成第二栅绝缘膜；并在第二栅绝缘膜上形成栅电极，其中，在包括金属元素的区域的形成中，该区域中金属元素的面密度等于或低于1.3×1014原子/cm2。
根据本发明，采用具有包括面密度不高于1.3×1014原子/cm2的铪(Hf)和锆(Zr)中至少一种金属元素的区域的结构，以致p型场效应晶体管中提高的NBTI抵抗力可以有效地实现。
本发明的上述和其他目的、优点和特征将由结合附图所进行的某些优选实施例的以下描述而更加明显，其中图1是半导体器件的截面图，示出了本发明实施例中半导体器件的结构；图2是半导体器件的截面图，示出了在概念基础上引起NBTI的原理；图3是截面图，示出了本发明实施例中的半导体器件的结构；图4是曲线图，示出了本发明实施例中NBTI抵抗力的提高；图5是曲线图，示出了本发明实施例中NBTI抵抗力的提高；图6A至6C是截面图，示出了本发明实施例中用于制造半导体器件的示例执行工序；图7A至7C是截面图，示出了本发明实施例中用于制造半导体器件的示例执行工序；图8是曲线图，示出了Hf浓度与p型MOSFET的阈值电压的关系；图9是曲线图，示出了Hf浓度与表面均匀性的关系；图10是截面图，示意性地示出了根据本发明实施例的半导体器件的结构；以及图11A至11C是截面图，示出了根据本发明实施例制造半导体器件的示例工序。
具体实施例方式
现在将在此参考说明性实施例描述本发明。本领域技术人员将意识到，利用本发明的教导可以完成许多可选实施例并且本发明不限于为说明目的所示的实施例。
以下段落将参考附图描述本发明的实施例。注意，所有图中出现的任何公共部分将给出相同的参考数字，以避免重复说明。
(第一实施例)图1是截面图，示意性地示出了根据本发明实施例的半导体器件100的结构。半导体器件100包括硅衬底101和提供在硅衬底101上的p型MOSFET 103。本实施例中p型MOSFET 103是具有表面沟道结构的晶体管。而且，p型MOSFET 103的周围部分提供有元件隔离区域102。
在p型MOSFET 103中，在N-阱104中提供一对杂质扩散区110，N-阱104提供在硅衬底101中并具有n型导电性，并且沟道区105形成在这些杂质扩散区之间。杂质扩散区110是在n-阱104的表面中掺杂有p型杂质的扩散层。一个将是源区，且另一个将是漏区。而且，扩展区140提供在n-阱104中。
提供用作栅绝缘膜的SiO2膜120使其接触沟道区105的上部，并提供多晶硅膜106使其接触SiO2膜120的上部。多晶硅膜106是p型栅电极膜，且掺杂有诸如硼(B)等的p型杂质。用作栅绝缘膜的SiO2膜120与多晶硅膜106的界面提供有包括面密度不高于1.3×1014原子/cm2的Hf和Zr中至少一种金属元素的区域。通过本实施例，提供Hf层115作为上述区域。
Hf层115包含Hf，它是用于提供提高的NBTI抵抗力的金属元素，具有等于或低于13×1014原子/cm2的每单位面积密度，并且，例如是包括吸附在SiO2膜120顶表面上的Hf的层。而且，Hf层115例如提供在SiO2膜120与多晶硅膜106的整个界面中。这可以更稳定地提供后面所讨论的抑制NBTI的有利效果。
例如，Hf层115的厚度等于或小于1nm。而且，原子Hf以分散方式存在于Hf层115中。由此，沿栅极长度方向的截面中Hf层115的平均厚度可以小于单个原子层的等效厚度。
接下来，将Hf的存在提供了提高的NBTI抵抗力的原因描述如下。
图2在概念基础上示出了具有常规结构的常规半导体器件300的情形，其中正固定电荷由于NBTI被捕获在p型MOSFET的栅绝缘膜中。由于图2所示的结构与图1所示的类似，只是其中没有包括Hf层115，因此这里没有详细描述。在图2所示结构的情况中，随着栅绝缘膜中正固定电荷的增加，为了在沟道区105中引起相同数量的载流子，需要更高的阈值电压。
相反，由于具有图1所示结构的p型MOSFET 103具有Hf层115，发源于Hf层115的原子Hf或由来自Hf层115的Hf与多晶硅膜106中的硅接触而产生的含Hf化合物用作电子捕获或电子清除者。这在图3中在概念基础上示出。由于图3所示的结构与图1所示的类似，因此这里没有详细描述。假设通过电子被原子Hf或Hf化合物捕获而减轻了阈值电压的增大，其用于中和由于NBTI引起的正固定电荷的影响。
而且，由于在本实施例中多晶硅膜106用作栅电极，因此还可以认为，由于Hf存在于栅绝缘膜和栅电极之间的界面中提供了提高的NBTI抵抗力的另一原因可以是费米能级钉扎的影响。如果用于构成高介电常数膜的金属元素扩散到栅电极的多晶硅中，则在与栅绝缘膜界面的附近的多晶硅中产生耗尽层。即使对栅绝缘膜施加栅极电压，这种耗尽层的影响也防止了栅绝缘膜被施加足够电平的电场，导致难以在沟道区中引起载流子。认为施加到栅绝缘膜的电场的电平降低导致了如下现象的水平降低，所述现象是正固定电荷积聚在p型MOSFET的栅绝缘膜中。
接下来，在图4和图5中示出了由于Hf存在于栅绝缘膜和栅电极的界面中而获得提高的NBTI抵抗力的评价结果。
图4示出图1和2所示的半导体器件阈值电压(V)的变化量与应力时间(sec)关系的曲线图。
在图4中，具有“无Hf”描述的图表示由不具有Hf层115的半导体器件(图2)获得的结果。此外，具有“有Hf”描述的图表示由提供有Hf层115的半导体器件(图1)获得的结果，该Hf层115具有8×1013原子/cm2的Hf面密度。除以上之外，在半导体器件中，SiO2膜120的膜厚被选择为2.0nm。
而且，应力条件包括Vg＝-2V且Vs＝Vd＝Vsub＝0伏的应力电压和110摄氏度的应力温度。
图5是示出应力电子电压-Vg(V)和为了阈值电压变化量ΔVth而实现10mV电压所需的持续时间(sec)之间关系的曲线图，其涉及到Hf层115中具有不同Hf面密度的半导体器件。这里，对半导体器件(图1)进行评价，其包括具有1.3×1014原子/cm2、8×1013原子/cm2和4×1013原子/cm2的Hf面密度的Hf层115，其提供在SiO2膜120和多晶硅膜106之间的整个界面中，以及对没有Hf层115的半导体器件(图2)进行评价。此外，在图5中，也采用Vs＝Vd＝Vsub＝0伏的应力电压，应力温度设置为110摄氏度。
如图4和5可以看到的，通过提供Hf层115可以减小当负应力电压施加到栅电极时引起的NBTI。
接下来，将描述用于制造图1所示的半导体器件100的工艺。图6A至6C和图7A至7C是示出用于制造具有图1所示结构的半导体器件100的示例执行工序的截面图。
首先，如图6A所示，例如，通过已知技术将浅槽隔离的元件隔离区102形成在具有平面的主平面(100)的硅衬底101上。元件隔离区102可以通过其他已知工艺形成，例如硅的局部氧化(LOCOS)工艺等。
然后，牺牲氧化膜107形成在硅衬底101的表面上。牺牲氧化膜107可以通过热氧化硅衬底101的表面来获得。例如，热氧化工艺的条件可以是1100摄氏度的工艺温度并持续约100秒的工艺时间。随后，离子注入n型杂质以形成n-阱104。例如，n-阱104可以通过在150KeV和不小于1×1013原子/cm2且不大于5×1013原子/cm2的条件下注入磷来形成。
接着，将预定导电类型的杂质从牺牲氧化膜107上面离子注入到n-阱104，以便在n-阱104的表面层附近形成沟道区105(图6A)。可以根据p型MOSFET 103的预定阈值电压适当地选择注入到沟道区105的沟道杂质的数量。
接下来，进行热处理以激活沟道杂质。例如，热处理的条件可以是1000摄氏度的处理温度和约10秒的处理时间。然后，去除形成在n-阱104上的牺牲氧化膜107。更具体地，通过采用稀释的氢氟酸(例如，HF∶H2O＝1∶10)将牺牲氧化膜107蚀刻掉，然后，用纯水冲洗该器件，然后通过吹氮气等干燥。
随后，例如，通过热氧化工艺将用作栅氧化膜的SiO2膜120形成在硅衬底101的表面上(图6B)。
SiO2膜120的厚度可以根据p型MOSFET 103的尺寸适当选择，例如，选择为等于或大于0.5nm。此外，考虑到通过源于Hf层115的Hf更确定地获得中和正固定电荷的有利效果，SiO2膜120的厚度例如可以选择为等于或小于3nm，优选等于或小于2nm。
然后，Hf吸附在SiO2膜120的整个上表面上(图6C)。Hf的吸附例如可以通过化学气相淀积(CVD)工艺、原子层淀积(ALD)工艺或溅射工艺来实现。Hf的浓度必须是等于或低于1.3×1014原子/cm2的较低浓度，且考虑到稳定地形成较低浓度的这种金属区域，在上述形成工艺中选择溅射工艺是有利的。由此，在本实施例中，将Hf和Zr中的至少一种金属元素溅射到SiO2膜120上以形成Hf层115，用作包含这种金属元素的区域。在此操作中，Hf层115中Hf的面密度可以选择为等于或低于1.3×1014原子/cm2。此后，如果需要，进行退火工艺用于提供改善的膜质量。
接着，将多晶硅膜106淀积在SiO2膜120上(图7A)。此后，将诸如硼(B)的p型杂质离子注入到多晶硅膜106的整个表面上。例如，多晶硅膜的厚度可以是约130nm。
然后，选择性干蚀刻SiO2膜120和多晶硅膜106以处理成栅电极的几何形状。然后，为了形成扩展区140，在这种情况下在2.5keV和5×1014原子/cm2的条件下注入氟化硼(BF2)(图7B)，其中扩展区140用作沟道区105与后面讨论的杂质扩散区110的电耦合部分。
随后，侧表面绝缘膜108形成在用于形成n-阱104的整个区域上。最后，获得了在包括SiO2膜120、Hf层115和多晶硅膜106的栅电极的侧表面上具有侧表面绝缘膜108的结构。更具体地，例如通过采用氟化碳气体进行各向异性蚀刻，以便部分地保留仅位于SiO2膜120和多晶硅膜106的侧表面上的侧表面绝缘膜108。
接着，通过侧表面绝缘膜108和栅电极的掩模用诸如B的p型杂质掺杂n-阱104的表面层以形成杂质扩散区110。这提供了源区和漏区的形成。这里采用硼为p型杂质。例如，用于注入工艺的条件可以是2KeV和5×1014原子/cm2或更大且5×1015原子/cm2或更小。此后，在非氧化气体中进行热处理以激活杂质。例如，热处理的条件可以在1000摄氏度或更高且1060摄氏度或更低的温度处(图7C)。上述工艺实现了具有p型MOSFET 103的半导体器件100(图1)的形成。
接下来，将讨论提供在SiO2膜120和多晶硅膜106的界面中的Hf层115中Hf浓度的适当范围，该浓度从上端开始。通常，p型MOSFET的阈值电压选择为约0.15至0.45伏。这里，引起阈值电压变化的典型因素包括(i)由离子注入引起的阈值电压增大；和(ii)由Hf的注入引起的阈值电压增大。
考虑到这些因素中的上述因素(ii)，如以上背景技术的描述中所述，p型MOSFET的阈值电压增大了。随着Hf层115中Hf浓度的增加，阈值电压的倾斜上升值增加了。当阈值电压的倾斜上升值相对较小时，通过调整注入到沟道区105中的杂质量可以将阈值电压适当调整到某范围。另一方面，当由以上因素(ii)引起阈值电压的倾斜上升量较大时，由以上因素(i)引起的阈值电压倾斜上升量的上限减小了，从而引起了离子注入量的限制。
图8是示出Hf层115的Hf浓度与p型MOSFET阈值电压(Vth)关系的曲线图。关于图8，通过采用以上参考图1描述的半导体器件来进行评价。如图8可以看到的，通过将Hf的面密度选择为等于或低于1.3×1014原子/cm2，且优选为等于或低于8×1013原子/cm2，必然可以获得呈现出高达约0.45伏的阈值电压的晶体管。
此外，当Hf层115中每单位面积的Hf密度大于1.3×1014原子/cm2时，呈现出显著劣化的时间相关介质击穿(TDDB)的趋势。可以通过将每单位面积的Hf密度选择为等于或低于1.3×1014原子/cm2来有效抑制这种TDDB的劣化。
接下来，将讨论Hf层115中Hf浓度的关于浓度下端的适当范围。
虽然用于将Hf吸附到SiO2膜120顶表面上以形成Hf层115的工艺通常包括CVD工艺、ALD工艺和溅射工艺，但考虑到以较低浓度在表面中提供均匀的Hf分布，因此溅射工艺最适于形成包含1012原子/cm2数量级的Hf的Hf层。然而，在这种溅射工艺中，考虑到在保持300mm硅晶片表面的均匀性的同时形成Hf以便确保Hf存在于用于形成多晶硅膜106的区域中，因此Hf层115中的Hf浓度例如选择为等于或高于5×1012原子/cm2，优选等于或高于1×1013原子/cm2。
图9是曲线图，示出了当以横坐标的Hf浓度将Hf溅射到300mm硅晶片上时，该表面中Hf浓度(原子/cm2)的变化。浓度的变化通过以下公式(1)获得表面变化(％)＝(最大浓度-最小浓度)/(最大浓度+最小浓度) (1)根据图9所示的结果，Hf浓度的均匀性在达到约3×1012原子/cm2时迅速劣化。因此，通过将Hf的浓度选择为等于或高于5×1012原子/cm2，可以减小p型MOSFET阈值电压的变化，从而提供进一步改善操作稳定性的具有这种p型MOSFET 103的半导体器件100。
除上述外，考虑到在通过溅射工艺形成膜的情况下的浓度均匀性，5×1012原子/cm2的优选下限不限于Hf，且已经证实对于使用Zr的工艺来说相似的下限是优选的。
如上所述，通过在SiO2膜120和多晶硅膜106的界面中以等于或低于1.3×1014原子/cm2的面密度提供包括Hf的Hf层115，可以在p型MOSFET 103中实现提高的NBTI抵抗力。
而且，虽然当提供作为高介电常数膜的硅化铪(硅化Hf)膜用作栅绝缘膜时阈值电压显著增大，但本实施例的结构通过提供具有如下Hf面密度的Hf层115，可以在抑制阈值电压增大的同时提供提高的NBTI抵抗力，其中所述的Hf面密度远低于硅化Hf膜中的Hf面密度。
基于预先已经得到的Hf吸附量与阈值电压变化的关系，考虑整个半导体器件100的晶体管设计，进行如上所述的浓度范围内Hf量的确定。较大量的Hf吸附提供了进一步提高的NBTI抵抗力，但提供了更显著的阈值电压增大，因此需要根据半导体器件的应用适当建立操作条件。
虽然已经示出了具有提供在p型MOSFET 103中的多晶硅膜106和SiO2膜120的界面中的Hf层115的结构，但在本实施例和以下实施例中，可以包括Hf和Zr中的至少一种作为被包括在含金属区中的痕量金属元素，该含金属区提供在SiO2膜120和多晶硅膜106的界面中。
当Hf和Zr存在于SiO2膜120和多晶硅膜106的界面中时，金属层中Hf和Zr的片浓度之和可以等于或低于1.3×1014原子/cm2。
(第二实施例)根据本实施例的半导体器件的结构一般类似于第一实施例的半导体器件100的结构，只是包括Hf和Zr中至少一种的金属层包括于栅绝缘膜中，且从半导体衬底那侧开始，包括第一栅绝缘膜、Hf层、第二栅绝缘膜和栅电极的多层结构。在本实施例中，描述将集中在与第一实施例不同的方面。
图10是截面图，示意性地示出了根据本实施例的半导体器件200的结构。
半导体器件200包括硅衬底101和提供在硅衬底101上的p型MOSFET 203。而且，p型MOSFET 203的周围部分提供有元件隔离区102。在p型MOSFET 203中，一对杂质扩散区110提供在N-阱104中，N-阱104提供在硅衬底101中并具有n型导电性，沟道区105形成在这些杂质扩散区之间。杂质扩散区110是在n-阱104表面中掺杂有p型杂质的扩散层。一个将是源区，另一个将是漏区。而且，扩展区提供在n-阱104中。这种结构类似于图1所示的。
用作栅绝缘膜的第一栅绝缘膜(第一SiO2膜121)提供在沟道区105上，并提供Hf层155使其接触第一SiO2膜121的上部。Hf层155是金属层，其包括浓度等于或低于1.3×1014原子/cm2的Hf。例如，Hf层155提供在第一SiO2膜和第二栅绝缘膜(第二SiO2膜122)的整个界面中。这可以更稳定地提供抑制NBTI的有利效果。
例如，Hf层155的厚度等于或小于1nm。而且，原子Hf以分散方式存在于Hf层155中。由此，沿栅极长度方向的截面图中的Hf层155的平均厚度可以小于等效于单个原子层的厚度。
Hf层155可以通过CVD工艺、ALD工艺和溅射工艺中的任一种来形成，更具体地，这里采用溅射工艺，类似于第一实施例。此外，提供第二SiO2膜122使其接触Hf层155的顶表面。随后，提供多晶硅膜106使其接触第二SiO2膜122的上部。多晶硅膜106是栅电极膜，且掺杂有诸如硼(B)等的p型杂质。
本发明人已经证实，图10所示本实施例的结构显示出实现p型MOSFET 203中NBTI抵抗力提高的有利效果，类似于图1所示第一实施例的结构。类似于第一实施例，认为原因是以下之一或之二1)Hf或Hf化合物充当电子捕获或电子清除者，其用于中和由NBTI产生的正固定电荷的影响；以及2)当栅电极为多晶硅膜106时，施加到栅绝缘膜的电场由于费米能级钉扎而减小，导致正固定电荷的积聚降低。
接下来，将描述用于制造图10所示的半导体器件200的工艺，集中描述与半导体器件100的不同之处。图11A至11C是截面图，示出了用于制造具有图10所示结构的半导体器件200的工艺示例。
图11A类似于图6B，示出了在硅衬底101中形成元件隔离区102、n-阱104、沟道区105和第一SiO2膜121的情形。
虽然第一SiO2膜121的膜厚下限没有具体限制，但考虑到淀积的稳定性，该厚度例如可以等于或大于0.5nm且优选等于或大于1nm。
此外，第一SiO2膜121的厚度可以选择为等于或小于10nm，优选等于或小于9nm。
然后，在本实施例中，也通过溅射工艺将Hf吸附到第一SiO2膜121上以形成用作金属层的Hf层155。此后，如果需要，进行退火工艺，以提供改善的膜质量。Hf层155中Hf的浓度可以选择为5×1012原子/cm2或更大且1.3×1014原子/cm2或更小。考虑p型MOSFET 203阈值电压的增大，并考虑整个半导体器件200的晶体管设计，进行这种浓度范围内的Hf吸附量的确定。
此外，用作第二栅氧化膜的第二SiO2膜122形成在Hf层155的表面上。例如，第二SiO2膜122可以通过热氧化工艺来形成(图11B)。虽然第二SiO2膜122的膜厚下限没有特别限制，但考虑到淀积的稳定性，该厚度例如可以为等于或大于0.5nm，优选等于或大于1nm。此外，第二SiO2膜122的厚度可以选择为等于或小于10nm，优选等于或小于9nm。
此外，考虑到进一步确定地获得NBTI抵抗力的改善，第一SiO2膜121和第二SiO2膜122的总膜厚例如可以选择为等于或小于3nm，优选等于或小于2nm。
随后，通过CVD工艺淀积多晶硅膜106，然后，将诸如B的p型杂质离子注入到多晶硅膜106的整个表面上。多晶硅膜的厚度例如可以是约130nm。在这种情况下，获得图11C所示的结构。用于制造半导体器件200的工艺中此后的操作类似于第一实施例中用于半导体器件100的操作，因此不再描述。
虽然已经参考附图描述了本发明的优选实施例，应当理解到以上公开为说明本发明的目的而存在，并且还可以采用除上述结构之外的各种结构。
例如，虽然已经在上述实施例中描述了具有由多晶硅膜106构成的栅电极的示例方案，但栅电极不限于例如多晶硅的包括硅的材料，。
此外，虽然已经在上述实施例中描述了采用SiO2膜120为栅绝缘膜的示例方案，但栅绝缘膜不限于氧化膜。可选地可以采用氧化膜、氧氮化膜等。
此外，在上述实施例中，存在于Hf层中的金属元素浓度例如可以通过电子能量损失谱(EELS)、次级离子质谱(SIMS)等来测量。
显然，本发明不限于以上实施例，且在不脱离本发明的保护范围和精神的情况下可以修改或改变。
权利要求
1.一种半导体器件，包括p型场效应晶体管，所述p型场效应晶体管包括半导体衬底；栅绝缘膜，其被设置为接触所述半导体衬底的上部；和栅电极，其被设置为接触所述栅绝缘膜的上部，其中在所述栅绝缘膜中或在所述栅绝缘膜和所述栅电极之间的界面中包括如下区域，所述区域包含面密度不高于1.3×1014原子/cm2的铪(Hf)和锆(Zr)中的至少一种金属元素。
2.根据权利要求1的半导体器件，其中所述金属元素以不高于5×1012原子/cm2的面密度包含于所述区域中。
3.根据权利要求1的半导体器件，其中所述栅电极包括硅。
4.根据权利要求1的半导体器件，其中所述区域是包括所述金属元素的层，且所述层的厚度等于或小于1nm。
5.根据权利要求4的半导体器件，其中所述层提供在所述栅绝缘膜和所述栅电极之间的界面中。
6.根据权利要求5的半导体器件，其中所述栅绝缘膜是二氧化硅(SiO2)膜。
7.根据权利要求4的半导体器件，其中所述层提供在所述栅绝缘膜中。
8.根据权利要求7的半导体器件，其中所述栅绝缘膜包括第一栅绝缘膜，其被配置为接触所述半导体衬底的上部；所述层被配置为接触所述第一栅绝缘膜的上部；以及第二栅绝缘膜，其被配置为接触所述层的上部。
9.根据权利要求8的半导体器件，其中所述第一栅绝缘膜和所述第二栅绝缘膜都是SiO2膜。
10.一种用于制造根据权利要求1的半导体器件的方法，包括在所述半导体衬底上形成所述栅绝缘膜；在所述栅绝缘膜上溅射铪(Hf)和锆(Zr)中的至少一种金属元素，以形成包含所述金属元素的区域；以及在设置有所述区域的所述栅绝缘膜上形成栅电极膜，其中，在形成包含所述金属元素的所述区域的步骤中，在所述区域中所述金属元素的面密度等于或低于1.3×1014原子/cm2。
11.一种用于制造根据权利要求1的半导体器件的方法，包括在所述半导体衬底上形成第一栅绝缘膜；在所述第一栅绝缘膜上溅射铪(Hf)和锆(Zr)中至少一种金属元素，以形成包含所述金属元素的区域；在设置有所述区域的所述第一栅绝缘膜上形成第二栅绝缘膜；并且在所述第二栅绝缘膜上形成栅电极膜，其中，在形成包含所述金属元素的所述区域的步骤中，在所述区域中所述金属元素的面密度等于或低于1.3×1014原子/cm2。
全文摘要
一种半导体器件包括硅衬底；接触硅衬底上部而提供的SiO
文档编号H01L29/51GK101083283SQ20071010645
公开日2007年12月5日 申请日期2007年5月29日 优先权日2006年5月29日
发明者君塚直彦, 中原宁 申请人:恩益禧电子股份有限公司