专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件的结构及其制造方法。
背景技术：
半导体器件的微细化与产品世代一起发展，并极大地依赖光刻技术。因此，尤其在线(line)等的形成中，一般难以形成具有比光刻的分辩率限度更微细的宽度的线和间隔图案(line and space pattern)。
对这样的问题，提出有在虚设图案的侧壁形成侧壁图案，以该侧壁图案为掩模进行蚀刻的方法。即所谓的“侧壁掩模转移技术”。根据该方法，能够以虚设图案的间距(pitch)的一半的间距，形成线和间隔图案(例如，参照日本专利公开平07-263677号，美国专利第7,112,858号，日本专利公开2002-280388号)。
但是，即使根据该方法，也难以确切且有效地形成包括线和间隔图案以及其他的图案的整体图案。另外，下面这种可能性也被指出在例如形成单元栅(意味着所谓的字线。下面，说明时称为单元栅(cell gate)。)时，在虚设图案形成时图案的顶端变细或被切断，即成为所谓的细开路(open)。因此，认为在今后微细化发展的情况下，在采用侧壁掩模转移技术形成的线上，取充分的对准余量(margin)设置接触(contact)是困难的。
发明内容
根据本发明的一实施方式，提供一种半导体器件，其特征在于，具备具有多个具有串联连接的电可改写的多个存储单元的存储单元单位的至少2个存储单元块；形成为大致矩形的闭环形状或大致U字型的开环形状、各环与相邻的2个存储单元块中的一方的存储单元块内的所述多个存储单元单位的规定的存储单元、和相邻的所述2个存储单元块中的另一方的存储单元块内的所述多个存储单元单位的规定的存储单元分别连接、选择所述2个存储单元块内的多个存储单元的多个单元栅；以及在所述存储单元块内形成于隔着所述多个单元栅的位置，用于选择所述存储单元块的多对第1、第2选择栅。
根据本发明的一实施方式，提供一种半导体器件，其特征在于，具备具有多个晶体管的至少2个晶体管块；以及在相邻的晶体管块之间以各自的开口部相对的方式对称地配置、选择所述2个晶体管块内的多个晶体管的、具有大致U字型的开环形状的多个栅。
根据本发明的一实施方式，提供一种半导体器件的制造方法，其特征在于，包括以下步骤在被加工材料上淀积第1硬掩模；在所述第1硬掩模上，形成大致矩形的闭环形状的抗蚀剂图案；以所述抗蚀剂图案为掩模把所述第1硬掩模蚀刻加工为大致矩形的闭环形状；在除去所述抗蚀剂图案后在所述被加工材料和所述第1硬掩模上淀积第2硬掩模；各向异性地蚀刻所述第2硬掩模，在所述第1硬掩模的两侧面形成包围所述第1硬掩模的大致矩形的闭环形状的所述第2硬掩模；在选择性地除去所述第1硬掩模后，以所述闭环形状的第2硬掩模为掩模蚀刻所述被加工材料。
图1是本发明的一实施方式的半导体器件的存储单元块内的单元栅配置的平面图。
图2是图1所示的本发明的一实施方式的半导体器件的大致矩形的闭环形状的单元栅的左侧上部角的放大示意图。
图3是在制造过程中形成的抗蚀剂图案的示意图。
图4是把图3所示的抗蚀剂图案细化了的第1掩模图案的示意图。
图5是形成线的第3掩模图案的示意图。
图6是表示本发明的一实施方式的半导体器件的接触的配置的平面图。
图7是表示本发明的一实施方式的半导体器件的第1制造工序的剖面图。
图8是表示本发明的一实施方式的半导体器件的第2制造工序的剖面图。
图9是表示本发明的一实施方式的半导体器件的第3制造工序的剖面图。
图10是表示本发明的一实施方式的半导体器件的第4制造工序的剖面图。
图11是表示本发明的一实施方式的半导体器件的第5制造工序的剖面图。
图12是表示本发明的一实施方式的侧壁掩模转移技术的第1掩模图案形成的平面图。
图13是表示本发明的一实施方式的侧壁掩模转移技术的第2掩模图案形成的平面图。
图14是表示本发明的一实施方式的侧壁掩模转移技术的第3掩模图案形成的平面图。
图15是表示本发明的一实施方式的侧壁掩模转移技术的最终掩模图案形成的平面图。
图16是本发明的第2实施方式的半导体器件的存储单元块内的第1单元栅配置的平面图。
图17是本发明的第2实施方式的半导体器件的存储单元块内的第2单元栅配置的平面图。
图18是本发明的第2实施方式的半导体器件的存储单元块内的第3单元栅配置的平面图。
图19是表示本发明的第3实施方式的半导体器件的存储单元块内的第1单元栅配置的平面图。
图20是表示本发明的第3实施方式的半导体器件的存储单元块内的第2单元栅配置的平面图。
图21是表示本发明的第3实施方式的半导体器件的存储单元块内的第3单元栅配置的平面图。
图22是表示本发明的一实施方式的半导体器件的存储单元块内的接触设定例的平面图。
图23是图22所示的接触的放大图。
图24是表示本发明的一实施方式的半导体器件的存储单元块内的第2接触设定例的平面图。
图25是表示本发明的第2实施方式的半导体器件的最终掩模图案制作过程的示意图。
图26是表示本发明的第2实施方式的半导体器件的单元栅的形成方法的示意图。
图27是表示本发明的第3实施方式的半导体器件的单元栅的形成方法的示意图。
图28是采用侧壁掩模转移技术形成栅时的半导体器件的第1工序的构成图。
图29是采用侧壁掩模转移技术形成栅时的半导体器件的第2工序的构成图。
图30是采用侧壁掩模转移技术形成栅时的半导体器件的第3工序的构成图。
图31是采用侧壁掩模转移技术形成栅时的半导体器件的第4工序的构成图。
图32是采用侧壁掩模转移技术形成栅时的半导体器件的第5工序的构成图。
图33是采用侧壁掩模转移技术形成栅时的一般的栅形成的示意图。
图34是表示采用侧壁掩模转移技术形成栅时的一般的栅形成中的栅端的间隔的细化、短路等的示意图。
图35是表示本发明的第1实施方式的半导体器件的存储单元块内的第2单元栅配置的平面图。
图36是本发明的第1实施方式的半导体器件的等价电路图。
图37是本发明的第2实施方式的半导体器件的等价电路图。
具体实施例方式
实施方式1虽然半导体器件的微细化与产品世代一起发展，但该微细化极大地依赖光刻技术。但是，在间距宽度比100nm(栅长度小于等于50nm)小的闪存的道路图(road map)中，有比曝光装置的道路图还要先行的微细化的要求。另外，为了对应微细化的要求需要高价的曝光装置设备。
为了与这样的微细化的要求对应，提出了各种各样的方法，但从现有的技术水平考虑，认为尤其在形成栅、Shallow Trench Isolation(浅沟槽隔离，以下，STI)、布线等时，仅使用曝光技术是难以达到要求尺寸的。因此，为了应对尺寸要求，如果不采用以下所述的侧壁掩模转移技术是不能达到要求尺寸的。另外，由于采用侧壁掩模转移技术的方法无需高价的曝光装置设备，所以能够降低成本。
在这里对一般的侧壁掩模转移技术进行说明。图28～图32是采用侧壁掩模转移技术形成栅时的半导体器件的构成图。在图28～图32中，(A)是剖面图，(B)是平面图。
如图28所示，首先，在形成有晶体管等的半导体元件的硅基板10上，利用热氧化处理等形成硅氧化膜等栅绝缘膜11。进一步，采用CVD技术，在栅绝缘膜11上淀积由多晶硅和绝缘膜和多晶硅的3层构造等构成的栅材料膜(在图28中，简单地表示了多晶硅膜。)12。而且，所述栅材料膜可以是所述3层构造，也可以是简单的多晶硅膜。
然后，在所述多晶硅膜12上，采用CVD技术淀积SiO2等第1硬掩模13。进一步，为了防止反射光作用于抗蚀剂图案17，采用旋涂技术淀积Bottom(底)反射防止膜(以下，称为BARC16)。这是因为，虽然伴随着基于加工尺寸的微细化的曝光光的短波长化，采用受激准分子激光器进行曝光，但在使用受激准分子激光器的情况下，与以往的使用i线、g线的情况相比，来自氧化膜等的反射的影响变大。然后，同样地采用旋涂技术淀积抗蚀剂材料。
抗蚀剂材料的淀积结束后，采用曝光技术，在所述抗蚀剂材料上图形化线和间隔图案等形成抗蚀剂图案17。此时，所述抗蚀剂图案17，以要求的间距的倍的间距尺寸，被图案形成。
接着，把抗蚀剂图案17作为掩模，采用干式蚀刻技术，加工BARC16和第1硬掩模13。在该加工中，加工BARC时或者加工第1硬掩模时，使BARC或者第1硬掩模的尺寸变细(以下，称为细化技术。)，或者通过在第1硬掩模加工后利用湿式蚀刻等把第1硬掩模的尺寸变细到所期望的尺寸，把第1硬掩模13细化到所要求间距的一半的尺寸的图案(图29)。抗蚀剂在第1硬掩模加工后利用灰化技术除去。
在被细化到要求的间距的大约一半的尺寸的第1硬掩模13上，采用CVD技术淀积Si3N4等第2硬掩模14。此时，淀积的第2硬掩模14的膜厚，为要求的间距的约一半的尺寸(图30)。
然后，采用干式蚀刻技术，各向异性地蚀刻第2硬掩模14直至第1硬掩模13的表面露出。由此，成为在第1硬掩模13的侧壁上淀积有第2硬掩模14的掩模构成(图31)。
然后，选择性地剥离第1硬掩模13。根据以上的工序，能够形成要求间距的线和间隔图案的第2硬掩模14。只不过，此处的第2硬掩模14形成为相邻的2条线的端部连在一起的环状形状。
以该第2硬掩模14为掩模，干式蚀刻多晶硅，然后通过剥离第2硬掩模14能够完成所要求间距的栅材料12(图32)。
通过采用上述的技术，即使要求的设计变严格，只要能够曝光要求间距的2倍的尺寸的间距，就能够形成要求尺寸的线和间隔。
但是，在利用侧壁掩模转移技术形成单元栅时，如图32所示，形成相邻的2条栅材料12在栅端连接的单元栅。因此，在形成所要求的单元栅后，需要加工所述栅端，形成2条目标单元栅的工序。
图33是表示采用侧壁掩模转移技术形成栅时的一般的栅形成的示意图。如图33所示，在在图32所示的工序中形成的栅端连接的2条单元栅22上，以覆盖想要留下的部分的方式形成抗蚀剂图案17。然后，以所述抗蚀剂图案17为掩模，利用蚀刻，把所述单元栅22加工为单元栅端开放。因此，要增加加工工序。
另外，在采用侧壁掩模转移技术形成线的情况下，实际上，在加工成开放的单元栅端，有时或间隔变细，或2条单元栅22接触。图34是表示采用侧壁掩模转移技术形成栅时的一般的栅形成中的栅端的间隔的细化、短路等的示意图。
在图34的左侧所示的抗蚀剂图案17是在上述的图28或图29形成的抗蚀剂图案17。如图34所示，该抗蚀剂图案17自身发生变细或断开。在以该图案为基础，采用侧壁掩模转移技术形成单元栅22时，如图34所示，2条单元栅22之间或变细，或发生接触。
如上所述的抗蚀剂图案17变细或断开的原因如下。即，采用侧壁掩模转移技术加工单元栅时，如图28或图29所示，在层积了构成单元栅22的栅绝缘膜11、栅材料12之后涂敷光刻胶烧制栅图案。在烧制栅图案时，由于曝光装置、加工装置等的摇动，图案的疏远部分未被正确烧制栅图案，其结果，形成的抗蚀剂图案17变细。
如上所述，以变细或断开的抗蚀剂图案17为基础淀积侧壁膜形成单元栅22时，如图34的右侧所示，成为形成的单元栅22自身的栅端变细，2条单元栅22在栅端接触的短路的原因。
在本发明的一实施方式中，在采用侧壁掩模转移技术形成单元栅等的线时，提供无需顾虑线的变细或短路的影响的半导体器件，并且提供能够排除线的变细、短路等影响的线形成方法。
图1是本发明的一实施方式的半导体器件的存储单元块内的单元栅配置的平面图。本发明的一实施方式的半导体器件的特征为，配置在存储单元块内的2个选择栅之间的单元栅具有大致矩形的闭环形状，且相邻的2个存储单元块共有所述单元栅。在图1中，以NAND型闪存为例进行了图示，但本发明的一实施方式的半导体器件并不局限于此。另外图36是图1所示的本发明的第1实施方式的半导体器件的等价电路图。
以图1和图36为基础进行说明。在图1中，相邻的2个存储单元块28被并列配置。在图1中，作为例子示出了NAND型闪存的存储单元块28。所述2个存储单元块28分别具有2个(1对)选择栅(选择栅线)21。
在图36中，NAND型闪存的各NAND单元单位(cell unit)，由多个存储单元串联连接而构成，其一端经由连接于选择栅线SGD42的选择栅晶体管STr1连接到位线BL41上，另一端经由连接于选择栅线SGS43的选择栅晶体管STr2连接到公用源线46上。各存储单元的控制栅连接于单元栅22(单元栅0～单元栅3)。连接于1条单元栅22(字线)的多个存储单元构成称为“页”的单位。单元栅22分别被引出通过转移栅连接到行解码器47上。通过控制图1的第1、第2选择栅SG1(21a)和SG2(21b)，选择进行数据的写入、读出等的存储单元块28。
在图1中，在2个(1对)选择栅21间，配置单元栅22。在本发明的一实施方式的半导体器件中，所述单元栅22的特征为，具有大致矩形的闭环形状，且跨着相邻的2个存储单元块28配置，所述一对选择栅在所述1个存储单元单位内配置在隔着所述多个单元栅22的位置上。
在一对选择栅21间，配置有与连接于1个NAND单元单位的存储单元的数量对应的单元栅22。在图1中，虽然在说明时示出了配置有4条单元栅22的例子，但由于对应于连接于上述的NAND单元单位的存储单元的数量进行配置，所有并不局限于本图的例子。
在这里，如上所述在本发明的一实施方式的半导体器件中，特征为，所述单元栅22具有大致矩形的闭环形状，且跨着相邻的存储单元块28之间配置。即，如图1所示，4条单元栅22，从一开始以跨着相邻存储单元块1和存储单元块2(28)的方式形成为大致矩形的形状。此时，存储单元块1(28)的2个选择栅21中配置在靠近存储单元块2(28)侧的选择栅SG2(21b-1)，和存储单元块2(28)的2个选择栅21中配置在靠近存储单元块1(28)侧的选择栅SG2(21b-2)，在所述大致矩形的闭环形状的单元栅22内部，以被单元栅22包围的方式被配置。
另外，本发明的一实施方式的半导体器件的特征为，大致矩形的闭环形状的多个单元栅，在矩形的4边中的一边中，相邻单元栅之间的距离被设定得更大。图2是图1所示的本发明的一实施方式的半导体器件的大致矩形的闭环形状的单元栅的4个角中的左侧上部角的放大示意图。
在图1中，以跨着2个存储单元块1(28)和存储单元块2(28)的形式形成为大致矩形的闭环形状的多个单元栅22，在大致矩形的闭环形状的4边中，在与配置在相对的选择栅21间的边正交的边中的上部的边中，相邻单元栅22之间的间隔被设定得更大。更具体地讲，图1的与相对的选择栅21平行的方向的边的相邻单元栅间隔S1，和与相对的选择栅21垂直的方向的边之中的上部的边的相邻单元栅22间的间隔大小不同。设定为上部的边的相邻单元栅22之间的间隔更大即S2＞S1。图2的与有源(活性)区域24垂直的方向的边的相邻单元栅间隔S1，和与有源区域24平行的方向的边的相邻单元栅间隔S2，同样也有S2＞S1。
与线和间隔的微细化相伴，也要求取针对栅的接触时的接触形成的微细化。但是，现状是接触形成的微细化技术，稍微落后于线和间隔的微细化技术，使得有时接触与规定的位置或者规定的大小略有一点差异。由于与规定位置、大小偏离基准以上的产品为不良品，所以产生制造损失。因此，在单元栅22设置接触时，要求与接触的对准的余量，使得即使接触的对准有一点偏差也没有影响。
如图1和图2所示，在本发明的一实施方式中，大致矩形的闭环形状的单元栅22，相邻单元栅间的间隔，在在与相对的选择栅21正交的方向平行的边中的上部的边设定得更大。因此，通过在该部分取接触23，能够确保所述对准的余量，降低制造损失。
另外，一般地，在半导体器件中，由于单元栅在选择栅之间以直线配置，所有接触被设置在配置在选择栅之间的单元栅上。在所述选择栅之间，配置有多个单元栅，如果例如在NAND单元单位上连接有32个存储单元，则在微细的间隔中配置有32条单元栅。在这样的微细的间隔中，一边确保对准的余量一边在规定的位置设置接触是不容易的。在今后进行进一步的细微化时，难以一边确保对准余量一边设置接触。
本发明的一实施方式的半导体器件，特征为，把接触设置在配置在与相对的选择栅间正交的方向上的单元栅上。如上所述，本发明的一实施方式的半导体器件，具有多个大致矩形的闭环形状的单元栅，该多个大致矩形的闭环形状的单元栅，在与相对的选择栅间正交的方向平行的边中的一边，设定为相邻单元栅间的间隔更大。因此，如果在单元栅的该边上设置接触，则能够一边确保对准的余量一边设置接触。
其结果，本发明的一实施方式的半导体器件，能够一边宽裕地取得对准余量一边形成接触，与微细化的发展对应。
图6是表示本发明的一实施方式的半导体器件的接触的配置的平面图。如图6所示，跨越2个存储单元块28配置有多个单元栅22。所述单元栅22具有大致矩形的闭环形状，在与相对的选择栅21间正交的方向平行的上部的边中，设定为相邻单元栅间的间隔更大。在所述单元栅22和选择栅21上，设置有接触23并连接有布线。另外，在有源区域AA24也配置有接触并连接有布线。
如图6所示，在本发明的一实施方式的半导体器件中，单元栅22的接触23，设置在大致矩形的闭环形状的4边中的相邻单元栅之间的距离被设定得更大的、在与相对的选择栅21间正交的方向平行的上部的边上。该上部的边，由于相邻单元栅间的间隔更大，所有能够取充分的对齐余量来设置接触23。一方面，具有大致矩形的闭环形状的所述多个单元栅22的在与相对的选择栅21间正交的方向平行的方向的2边，相邻单元栅间的间隔窄。因此，微细化越发展，配置的单元栅22的数量越增加，所述间隔越窄，越不易在该2边设置接触23。根据本发明的一实施方式，由于不在该选择栅21间平行的方向的2边上设置接触，所以能够对应微细化的发展。
而且，在图1和图2中，把相邻单元栅间的间隔更大的边，设为大致矩形的闭环形状的单元栅22的4边中、在与相对的选择栅21正交的方向平行的上部的边，但并不局限于此。虽然未图示，也可以把相邻单元栅间的间隔更大的边，设为大致矩形的闭环形状的单元栅的4边中、在与相对的选择栅间正交的方向平行的下部的边。另外，相邻单元栅间的间隔更大的边，并不局限于大致矩形的闭环形状的单元栅的4边中的1边，也可以把在与相对的选择栅间正交的方向平行的2边都设得更宽。因此，接触也可以分散设置在所述2边上，能够确保设计的自由度。
作为结果，虽然未图示，但在本发明的一实施方式的半导体器件中，在大致矩形的闭环形状的单元栅的4边中，在与相对的选择栅间正交的方向平行的2边的任意一个都可以把相邻单元栅间的间隔设定得更大。因此，能够把设置于单元栅的接触，设置在相邻单元栅间隔被设定得较大的上部的边上，或设置在相邻单元栅间隔被设定得较大的下部的边上，和分散设置在相邻单元栅间隔被设定得较大的上下2边上。在任意位置设置接触都由于相邻单元栅被预先设定得更宽，所以能够具有宽裕地取对准余量，对应存储器的微细化的发展。
对形成上述的大致矩形的闭环形状的单元栅的制造方法进行说明。本发明的一实施方式的半导体器件，利用侧壁掩模转移技术形成线和间隔。
图7～图11是表示本发明的一实施方式的半导体器件的存储单元块的制造工序的剖面图。在各图中，为了说明，特别对单元栅和选择栅的部分进行了图示。另外，图12～图15是表示本发明的一实施方式的侧壁掩模转移技术的掩模图案形成的平面图。是说明在采用了侧壁掩模转移技术的本发明的一实施方式的半导体器件的制造工序中发挥重要作用的掩模图案的形成过程的图。
首先，在半导体基板上，依次形成隧道绝缘膜和浮置栅电极膜(未图示)。接着，图形化半导体基板、隧道绝缘膜和浮置栅电极膜，形成在位线方向延伸的多个元件区域和元件分离沟(未图示)。接着，在元件分离沟内形成绝缘物来形成元件分离区域(未图示)。进一步，依次形成电极间绝缘膜和控制栅电极膜(未图示)。这样，形成基底区域。加工这样形成的基底区域来形成单元栅和选择栅，在图7～图11中，简化说明上述基底区域。
在图7中，在硅基板10上，利用热氧化处理等淀积硅氧化膜等栅绝缘膜11。进一步，采用CVD技术，在栅绝缘膜11上淀积由多晶硅等构成的栅布线材料膜(在这里，多晶硅膜)12。
然后，在所述栅布线材料多晶硅膜12上，采用CVD技术，作为用于加工栅的第3硬掩模15，把SiO2作为氧化硅膜进行淀积。
然后，把成为采用侧壁掩膜转移技术的基础的第1硬掩模13，使用非晶硅，利用公知的CVD技术，作为非晶硅膜进行淀积。
进一步，为了形成单元栅和选择栅的栅图案，采用旋涂技术淀积抗蚀剂(未图示)。
抗蚀剂的淀积结束后，采用曝光技术在所述抗蚀剂上图形化单元栅和选择栅的线和间隔图案。所述线和间隔图案构成为大致矩形的闭环形状。此时，抗蚀剂图案以要求的间距P的2倍的间距2P被光刻。在这里，间距P指的是形成的单元栅的线宽W和到相邻的单元栅为止的间隔S的合计的长度。因此，P＝W+S，所述抗蚀剂图案以2P＝2(W+S)＝2W+2S形成。
在这里，在本发明的一实施方式的半导体器件的形成时，在最终形成的具有大致矩形的闭环形状的单元栅的4边中，在相对的选择栅之间配置的2边，为了细微化，线宽W和到相邻的单元栅为止的间隔S被设定得尽可能小。对此，对于最终形成的具有大致矩形的闭环形状的单元栅的其他的2边，由线宽W和间隔S构成的间距P＝W+S，无需设置得那么小。与接触形成等的设计一致，把间隔S设定为宽裕的间隔。
接着，以大致矩形的闭环形状的所述抗蚀剂图案为掩模，采用干式蚀刻技术加工第1硬掩模13。接着，采用灰化技术除去所述抗蚀剂图案，把第1硬掩模13变细为约一半尺寸的线宽W1(最终希望的间隔宽度S＝W1)的图案。在该工序形成的掩模图案是图12所示的第1掩模图案。在图12中，为了形成最终形成的具有大致矩形的闭环形状的单元栅的4边中的配置在相对的选择栅之间的2边，第1掩模图案30的4边中与最终形成的相对的选择栅间平行的方向的2边的线宽W1，形成为与把最初形成为约2倍的尺寸的抗蚀剂图案变细而最终形成的单元栅的间隔S相同的尺寸。
在被图形化为线宽W1(＝所要求的间隔宽度)的第1硬掩模13上，采用Si3N4，利用公知的CVD技术淀积第2硬掩模14。淀积Si3N4使得所述第2硬掩模14的淀积膜厚与所要求的线宽W相同。该状态的剖面图即为图7。
在本实施方式中，作为第1硬掩模～第3硬掩模，第1硬掩模采用非晶硅膜，第2硬掩模采用氮化硅膜，第3硬掩模采用氧化硅膜。但并不局限于此，只要是能够相互取选择比进行蚀刻的膜即可。
在淀积第2硬掩模14后，利用以CF4、CHF3那样的CXFY气体、CXHYFZ气体等为主的气体系统的干式蚀刻，各向异性地蚀刻所述第2硬掩模14，仅残留第1硬掩模13和在所述第1硬掩模13的侧壁上淀积的第2硬掩模14的侧壁部分(图8)。在该工序形成的掩模图案是图13所示的第2掩模图案31。
然后，以能够和第2硬掩模14和第3硬掩模15取选择比的方式，利用使用了SF6和NF3等的气体的Chemical Dry Etching(化学干式蚀刻，以下称为CDE。)、Reactive Ion Etching(离子反应蚀刻，以下称为RIE。)等选择性地蚀刻剥离第1硬掩模13(图9)。此时，如图8所示，对于第1硬掩模13中想要残留的部分，也可以预先用抗蚀剂图案17进行覆盖，通过在所述蚀刻后除去抗蚀剂图案17，残留第1硬掩模13部分。
在该工序形成的掩模图案是图14所示的第3掩模图案32。在图14中，表示的是，在如上所述的图8中的第1硬掩模13中，利用抗蚀剂图案17覆盖要形成选择栅21的部分，残留第1硬掩模13的情况下的第3掩模图案32。因此，虽然在图14中无法进行图示，但在要形成选择栅21的部分，在抗蚀剂图案17的下面不被剥离地残留有第1硬掩模13。
在图13形成的第2掩模图案31的、与最终形成的相对的单元栅间平行的方向的边的线宽W2，是如上所述的最终形成的单元栅的线宽W的3倍宽度3W。在图14所示的工序中，从所述第2掩模图案31的线宽W2剥离第1掩模图案30的线宽W1的结果，残留的第3掩模图案32的线，形成2条线宽W3＝所期望的线宽W的线。因此，在第3掩模图案32中，线宽W3成为所期望的线宽W。另外，第2掩模图案31的间隔S2为S2＝2(W+S)-3W，由于在本发明的一实施方式设W＝S，所以作为结果成为S2＝2S-W＝S，形成所期望的间隔S。
接着，以第2硬掩模14和残留的第1硬掩模13为掩模，利用以CF4、CHF3那样的CXFY气体、CXHYFZ气体等为主的气体系统的干式蚀刻，各向异性地蚀刻第3硬掩模15，形成最终的规定的掩模(图10)。在该工序形成的掩模图案是图15所示的最终掩模图案33。图15所示的最终掩模图案33，由于按原样反映了利用第3掩模图案32形成的线宽和间隔，所以能够利用最终掩模图案33形成所期望的线和间隔的形状。
把该最终的第3硬掩模15作为掩模，蚀刻栅材料(在这里是多晶硅膜)12形成单元栅22和选择栅21(图11)。根据上述的方法，制造本发明的一实施方式的半导体器件。而且，虽然在前述制造工序中使用了第3硬掩模15，但也可以不使用所述第3掩模，而把第2硬掩模14和残留的第1硬掩模13作为掩模，直接蚀刻栅材料12形成单元栅22和选择栅21。
把上述的利用了抗蚀剂图案和侧壁掩膜转移技术的制造工序，适用于具有利用选择栅选择进行写入、读出等的存储单元MC的存储器的栅形成的例子，在图6中进行了表示。
图6所示的半导体器件中，通过控制隔着单元栅22设置的一对选择栅21，选择与所述单元栅22连接的存储单元块28。另外，通过控制各单元栅22，能够对与各单元栅22连接的存储单元MC，进行数据的写入读出。不过，如图6所示，本发明的一实施方式的半导体器件，由于相邻的2个存储单元块28共有具有大致矩形的闭环形状的单元栅22，所以如果不提高选择栅21的动作的选择性，在未被选择的单元中有可能发生误动作。所述误动作在写入中发生。因此，为了防止该误写入，需要进行增大选择栅21的尺寸等的设计。在本发明的一实施方式的半导体器件中，选择栅21的尺寸设定得也比通常的尺寸大。另外，在这这种类型的存储器中，在进行消去时不对各选择栅21进行控制。因此，在采用这样的电路时，成为进行2存储单元块的同时消去。
本发明的一实施方式的半导体器件的单元栅，由于在上述的工序中形成，所以具有图1所示的大致矩形的闭环形状，且形成为跨着相邻的2个存储单元块配置。但是，由于同时形成线和间隔，所以在具有大致矩形的闭环形状的4边中，在与相对的选择栅21间正交的方向平行的2边中的至少1边，能够把相邻单元栅间的间隔S设定得更大。
另外，本发明的一实施方式的半导体器件，能够一边充分地取接触的对准余量，一边在单元栅上设置接触，能够对应微细化。
进一步本发明的一实施方式的半导体器件，能够确切且高效地形成包括线和间隔图案和其他的图案的整体图案。因此，即使微细化发展，在半导体器件的制造中，也能够防止线的变细或短路。另外，能够省略加工单元栅端的工序。
进一步，利用所述的制造工序制造的本发明的一实施方式的半导体器件，为了防止抗蚀剂图案的顶端细化、断开等，在制造工序中采取以下所述的对策。作为其结果，所述半导体器件的大致矩形的闭环形状的多个单元栅，具有多个边，且所述多个边具有由大于等于2个的边形成的角，从外周侧向内周侧第n个单元栅和第(n+1)(n是奇数)个单元栅形成的间隔，被设定为从规定的位置向着所述角逐渐向内周侧变宽。利用图2进行说明。在大致矩形的闭环形状的单元栅中，从外周侧第1个和第2个单元栅的间隔和第3个和第4个单元栅的间隔，与相对的选择栅平行的方向的边(向图2垂直方向的边)的栅间的间隔S，从边的中央部分起到一定部分是同一间隔S1-1，从一定部分向着左上角向内周侧变宽。因此，靠近角的部分的间隔S1-2比所述间隔S1-1宽。同样，与相对的选择栅正交的方向的边(图2中水平方向的边)的栅间的间隔S，也从边的中央部分起到一定部分是同一间隔S2-1，从一定部分向着左上角向内周侧变宽。该部分的间隔S2-2比所述间隔S2-1宽。另一方面，单元栅的宽度，与相对的选择栅平行的方向的边的宽度W1-1，左上部角的宽度W1-2，与相对的选择栅正交的方向的边的宽度W2-1，和左上部角的宽度W2-2大致为同一宽度。
如上所述，在利用侧壁掩膜转移技术形成线和间隔时，如图34所示，产生由抗蚀剂图案的细化、断开等导致的栅端变细或断开。在本发明的一实施方式中，通过使单元栅具有大致矩形的闭环形状的，抑制所述栅端的细化、断开等。此外进一步在本发明的一实施方式中，把单元栅的大致矩形的闭环形状的角部的从外周侧向内周侧的第奇数个相邻单元栅的间隔，设定成从规对准置向着角逐渐向内周侧变宽。由此能够彻底抑制所述变细或断开，减少制造成本。
对单元栅的4个角部的形成方法进行概略说明。基本的制造方法与记述的相同，所以只以与角部形成关联的点为中心进行说明。以图3～图5为基础进行说明，图3是在制造过程中形成的抗蚀剂图案的示意图，图4是把所述抗蚀剂图案细化了的第1掩模图案的示意图，图5是形成线的第3掩模图案的示意图。
到淀积第1硬掩模为止的工序，与上述工序相同。然后，采用旋涂技术淀积图3所示的抗蚀剂形成抗蚀剂图案17。此时，关于图3所示的抗蚀剂图案17的角部，把抗蚀剂图案17的线宽形成为从规对准置向着角内周侧逐渐变粗。因此，抗蚀剂图案17的内周侧的角，形成为包括配置在正交方向的2边，和与所述2边的每一个以向着角部超过90度小于180度的角度连接的其他2边的角部。以所述抗蚀剂图案17为掩模加工第1硬掩模，其后细化为约一半的尺寸形成图4所示的第1掩模图案30，在所述被细化的第1硬掩模上利用CVD技术淀积第二硬掩模，进行各向异性蚀刻，残留第1硬掩模和第二硬掩模的侧壁部分。进一步，利用CED等选择蚀刻第1硬掩模进行剥离形成第三掩模图案。该状态即为图5。进而以第三掩模图案为掩模各向异性蚀刻第三硬掩模形成最终掩模图案，以所述最终掩模图案为掩模蚀刻栅材料形成单元栅。由于利用以上的方法形成，所以能够不变细或断开地形成单元栅的角部。
而且，本发明的一实施方式的半导体器件，特征为单元栅具有大致矩形的闭环形状，相邻的2个存储单元块共有所述单元栅。单元栅配置并不局限于图1所示的配置。图35表示本发明的一实施方式的具有大致矩形的闭环形状的单元栅的其他配置例。在图35中，在存储单元块1、2、和3中，单元栅22，被存储单元块1和2(各28)，存储单元块2和3(各28)共有。即，关于除连续相邻的存储单元块28的两端的存储单元块28之外的存储单元块28，在在两侧相邻的2个存储单元块28间共有单元栅22。在图35中，存储单元块2(28)，在与存储单元块1和3(各28)间共有单元栅22。
这样的配置，是下述配置方法在相对的选择栅21间配置大致矩形的闭环形状的单元栅22时，以相对的选择栅21间的大致中央部分为边界，在从所述边界起的左侧，配置与位于该存储单元块28的左侧的存储单元块28共有的单元栅22，在从所述边界起的右侧，配置与位于该存储单元块28的右侧的存储单元块28共有的单元栅22。连续相邻的存储单元块28的两端，配置在比外侧的选择栅21更向外侧的单元栅22的部分，实质上是虚设图案。
而且，在图35中，大致矩形的闭环形状的单元栅22的、在与相对的选择栅21间正交的方向平行的2边部，相邻的单元栅间的间隔比其他2边部设定得更大，且，相邻的单元栅间的间隔S2和S3，全部设定为实质上相同的间隔。可以如图1所示，把在与相对的选择栅21间正交的方向平行的2边部的上部的边的相邻的单元栅间的间隔S2设置得更大，或者也可以把在与相对的选择栅21间正交的方向平行的2边部的下部的边的相邻的单元栅间的间隔S3设定得更大。可以根据设计进行选择，能够确保设计的自由度。另外，能够在相邻的单元栅间的间隔被设定得更大的边上，一边充分地取接触的对准余量一边设置接触，对应微细化。
而且，在本发明的一实施方式的半导体器件中，以适用于NAND型闪存的NAND单元单位的例子进行了说明，但并不局限于此，也可以把NAND单元单位的存储单元置换成通常的晶体管。不过此时，也可以是单元栅构成为成为晶体管的栅线，或连接或绝缘各个晶体管间构成具有特定的功能的电路。此时，在本实施方式中说明的单元栅意味着栅，存储单元块意味着例如多个栅线以一定的线和间隔图案形成的晶体管块。
进而，上述的制造方法并不限于栅的制造，例如在有源区域AA、布线层等的制造中也有效，这在以下的实施方式中也完全相同。
实施方式2本发明的一实施方式的半导体器件，2个存储单元块共有大致矩形的闭环形状的单元栅，所述单元栅利用上述制造方法形成。如果应用该制造方法，则能够提供各存储单元块具有独立的单元栅的半导体器件。本发明的第2实施方式的半导体器件，特征为各存储单元块具有大致U字型的开环形状的多个单元栅，在相邻的2个存储单元块中，配置在各个存储单元块内的所述多个单元栅，被配置为各自的开口部相对。在这里，所谓的大致U字型的开环形状，指的是一边部开放的马蹄形的形状。在所述大致U字型的开环形状中，包括由平行的2边部和与所述2边部大致垂直的1边构成的凹型，和所述凹型的角部由在正交方向配置的2边和连接所述2边的多个边构成所述多个边的交叉的角度超过90度小于180度。另外，还包括所述角部由曲线构成。
根据附图对本发明的第2实施方式的半导体器件进行说明。图16是本发明的第2实施方式的半导体器件的存储单元块28内的单元栅配置的平面图。图37是图16所示的半导体器件的等价电路图。图16所示的存储单元块虽然与图1相同表示NAND型闪存的存储单元块28，但并不局限于此，也可以把NAND单元单位的存储单元置换为通常的晶体管来构成。不过此时，也可以是单元栅构成为成为晶体管的栅线，或连接或绝缘各个晶体管间构成具有特定的功能的电路。如图16所示，在存储单元块28内，配置有相对的2个(一对)选择栅21。在所述选择栅21间，配置有多个单元栅22。
多个单元栅22，具有大致U字型的开环形状，在1个存储单元块28内被配置为开环形状的开口部向着同一方向。另外，在相邻的2个存储单元块28中，配置在各个存储单元块28内的所述多个单元栅22的所述开口部，被相对对称地配置。虽然在图16中例示了4条单元栅22的例子，但并不局限于此。与上述的1实施方式相同，在条数上没有限制。
如果将此以等价电路图进行表示，则在图37中，由多个存储单元(MC0L～MC3L和MC0R～MC3R)串联连接而构成，其一端经由连接于选择栅线SGD42的选择栅晶体管STr1(STr1L～STr1R)连接到位线BL41上，另一方面，所述多个存储单元的另一端经由连接于选择栅线SGS43的选择栅晶体管STr2(STr2L～STr2R)连接到公用源线46上。各存储单元的控制栅连接于单元栅22(单元栅1～单元栅4)。连接于1条单元栅22的多个存储单元构成称为“页”的单位。单元栅22分别被引出通过转移栅连接到行解码器47上。通过控制图16的选择栅21，选择进行数据的写入、读出等的存储单元块28。
多个单元栅22，在相邻的2个存储单元块28之间，开口部相对地进行配置。即，单元栅22被配置成以相邻的2个存储单元块28的边界线为中心成为大致对称的形状。另外，所述多个单元栅22的相邻单元栅间隔，在一个存储单元块28内，在在与相对的选择栅21间正交的方向平行的2边中上部的边中，设定为间隔更大。
通过上述的配置，本发明的第2实施方式的半导体器件，1个存储单元块28具有独立的多个单元栅22，与本发明的一实施方式的半导体器件不同，能够以1存储单元块单位进行消去。另外，能够一边宽裕地取对准余量一边形成接触。
在图16中，多个单元栅22的相邻单元栅间隔，在1个存储单元块28内，在在与相对的选择栅21间正交的方向平行的2边中上部的边，设定成间隔更大。但本发明的第2实施方式的半导体器件，也可以把所述相邻单元栅间隔更大的边，在在与相对的选择栅21间正交的方向平行的2边中下部的边设定得更大。
图17是本发明的第2实施方式的半导体器件的存储单元块内的第2单元栅配置的平面图。在图17中，与图16不同，把相邻单元栅22间隔更大的边，在在与相对的选择栅21间正交的方向平行的2边中下部的边设定得更大。在包括存储单元的存储器整体的设计中，有时不得不把所述下部的边侧设定得更宽。能够对应这样的情况。
另外，在本发明的第2实施方式的半导体器件中，也可以把在与相对的选择栅21间正交的方向平行的2边都设定成相邻单元栅间隔更大。在微细化发展，仅在任意一个边上难以取充分的对准余量设置接触的情况下，通过把接触分散在2边，按照每个单元栅，区分在上部的边设定接触和在下部的边设定接触，能够进行对应。另外，在微细化发展单元栅的电阻成为问题时，针对1个单元栅在上下2边取接触，能够实现动作速度的提高。
图18是本发明的第2实施方式的半导体器件的存储单元块内的第3单元栅配置的平面图。在各存储单元块内，在2个(一对)选择栅21间，多个具有大致U字型的开环形状的单元栅22，被配置为开环形状的开口部向着同一方向。并且，在相邻存储单元块1和存储单元块2(28)之间，所述多个单元栅22以所述开口部相对的方式被配置。所述单元栅22的相邻单元栅间隔，被设定成在与相对的选择栅21间正交的方向平行的2边比与相对的选择栅21间平行的方向的边更宽。并且，所述2边的相邻单元栅间隔S2、S3以实质上相同的间隔进行设定。因此，把接触设置在所述2边的任意一边也能够宽裕地设定对准余量。
如图16～18所示，在本发明的第2实施方式的半导体器件中，可以把相邻单元栅间隔更宽的边，设定于在与相对的单元栅间正交的方向平行的2边的任意一边，也可以把2边都设定得更宽。采用这样的配置的情况下的接触的设定例，是图22～图24。图22是表示图18所示单元栅配置时的接触设定例的平面图。图23是图22所示的接触的上部放大平面图。图24是表示图18所示单元栅设定时的第2接触设定例的平面图。而且，在图22～图24中，为了容易理解地说明接触，省略了一部分选择栅进行图示。
如图22所示，本发明的第2实施方式的半导体器件，被设定成在与相对的选择栅21间正交的方向平行的2边与与相对的选择栅21间平行的方向的边相比，相邻单元栅间隔更宽。在对具有这样的单元栅22的存储单元块，设置上层乃至下层的布线和接触23时，成为如图22所示的设定。如图23所示，由于设置接触23的单元栅22的边的相邻单元栅间隔被设定得更大，所以能够充分地取对准余量设置接触23。
如图23所示，由于微细化布线变细，并且，与此一致单元栅22的线宽变窄的情况下，1个1个的布线26和单元栅22的接触23，需要在狭小的位置设置接触。一般，在狭小的位置高精度地连接电连接布线26和单元栅22的接触23，需要非常先进的技术，所以通常设定一定的对准余量。但是，例如在图23中，在在与单元栅22的相对的选择栅间平行的方向的边上设置接触23时，由于在该边上相邻单元栅间隔窄，所以必须精确地取接触23，在与大容量相伴单元栅22的条数增加、尺寸缩小的要求发展时，有可能不能取充分的对准余量。在本发明的第2实施方式的半导体器件中，由于能够在相邻单元栅间隔设定得更宽的边上取接触23，所以能够取充分的对准余量，吸收接触23的略微的偏差。
另外，在本发明的第2实施方式的半导体器件中，即使在微细化进一步发展的情况下也能够进行对应。图24是表示图18所示单元栅配置时的第2接触设定例的平面图。在图24中，布线26利用接触23与单元栅22一对一连接，接触23的位置，按照每个单元栅22在在与相对的单元栅间正交的方向平行的2边中上部的边和下部的边上被交替配置。虽然所述2边相邻单元栅间隔被设定得更大，但在仅在所述2边中的1边设定接触23的情况下，能够预想在微细化不断发展而接触23的连接精度的提高却跟不上的情况下，由于布线26的间隔变窄使得接触23的设置变得困难。但是，如果把接触23分散在上下2边进行配置，则即使布线26的间隔变窄，也由于相邻单元栅间隔更宽而被允许。因此，在本发明的第2实施方式的半导体器件中，能够取充分的对准余量设置接触。
虽然在图16中省略了图示，但在本发明的第2实施方式的半导体器件中，多个单元栅22，具有多个边和由所述多个边的大于等于2边形成的角。并且，从外周侧向内周侧第n个单元栅和第(n+1)(n是奇数)个单元栅形成的间隔，被设定为从规定的位置向着所述角逐渐向内周侧变宽。这与本发明的一实施方式相同。通过这样的设定，采用侧壁掩模转移技术，关于容易发生细化、断开等的栅角部，能够不发生细化、断开等地制造单元栅。
如上所述，本发明的第2实施方式的半导体器件，以在相邻的存储单元块间开环形状的开口部相对的方式，配置大致U字型的开环形状的单元栅。这样配置的单元栅和选择栅，在一系列的工序中被制造。下面，根据图25进行说明。图25是表示本发明的第2实施方式的半导体器件的最终掩模图案制作过程的示意图。
具体地，利用与在本发明的一实施方式中说明了的形成被在相邻的2个存储单元块间共有的大致矩形的闭环形状的多个单元栅的制造工序相同的工序形成。即，在上述的制造工序中直到形成大致矩形的闭环形状的第3掩模图案的工序是相同的。因此，省略到该工序为止的说明。
在形成第3掩模图案后，如图25左侧所示，设置覆盖整体并且在大致矩形的闭环形状的第3掩模图案32的4边中的与在与相对的选择栅间正交的方向平行的2边的中央部相当的部分设置有开口的抗蚀剂图案17。所述开口，形成为对于在大致矩形的闭环形状的第3掩模图案32的在与相对的选择栅间正交的方向平行的边的全部线，使得所述线的大致中央部完全露出。以所述抗蚀剂图案17为掩模，蚀刻第3掩模图案32，并进一步以除去抗蚀剂图案17的第3掩模图案32为掩模蚀刻第3硬掩模，形成图25右侧所示的最终掩模图案33。
最终掩模图案33如图25所示，成为跨着2个存储单元块间形成的大致矩形的闭环形状的掩模图案，在在与相对的选择栅间正交的方向平行的边的中央部被分割为2个，与相邻的2个存储单元块对应，在大致对称的位置上配置大致U字型的开环形状的掩模图案。然后通过以此为掩模蚀刻栅材料12，形成所述单元栅形状。利用以上的工序，形成本发明的第2实施方式的半导体器件。
由于利用上述工序形成，所以本发明的第2实施方式的半导体器件的单元栅，各存储单元块具有独立的单元栅，与本发明的一实施方式不同，能够以1存储单元块单位进行消去。
另外，在本发明的第2实施方式的半导体器件中，由于最初形成为大致矩形的闭环形状而最终形成为大致U字型的开环形状，所以不会发生抗蚀剂图案的细化、断开等。另外，与本发明的一实施方式相同，多个单元栅22的线间的间隔，从外周侧向内周侧的第奇数个间隔，设定成向着大致U字型的开环形状的单元栅22的2个角逐渐变宽。其结果，能够进一步抑制抗蚀剂图案的变细、断开等，不会发生最终形成的单元栅22的线间短路。
进而，由于以上述的工序形成，所以本发明的第2实施方式的半导体器件的形成为大致U字型的开环形状的多个单元栅22，能够在在与相对的选择栅21间正交的方向平行的边上使相邻单元栅间隔变宽。因此，能够取充分的对准余量设置接触，吸收接触23的略微的偏差等。
实施方式3本发明的第2实施方式的半导体器件的特征为各存储单元块具有大致U字型的开环形状的单元栅。并且，所述大致U字型的开环形状的单元栅，开始在相邻存储单元块间形成为大致矩形的闭环形状，在形成工序中利用蚀刻被分割为所述大致U字型的开环形状。另外，所述大致U字型的开环形状的单元栅，在在与相对的选择栅间正交的方向平行的边的1边乃至2边被设定得更宽。但是，由于存储器整体的间隔的关系，有时不能把相邻单元栅间隔在在与相对的选择栅间正交的方向平行的边的1边乃至2边设定得那么宽。本发明的第3实施方式的半导体器件的特征为配置在存储单元块内的多个单元栅具有大致U字型的开环形状，在1个存储单元块内，所述多个单元栅按照每多数条，以开环形状的开口部朝向相互反对方向的方式配置。并且，在相邻的2个存储单元块中，被配置在各个存储单元块内的所述多个单元栅的各自的所述开口部以相对对称的方式被配置。即，在1个存储单元块内，多个单元栅在一对选择栅间以背靠背的状态被配置。
图19是本发明的第3实施方式的半导体器件的存储单元块28内的单元栅22配置的平面图。表示出相邻的2个存储单元块1和2(28)。各存储单元块1和存储单元块2(28)内的多个单元栅22，在1个存储单元块28内，以其半数在与开环形状的开口部反对侧的部分(背部)与剩余的半数相互相对的方式配置。即，以所述开口部朝向相反方向(反对方向)的方式以背靠背的状态按照每多数条进行配置。在图19中，存储单元块1(28)内的多条单元栅22，配置在2个选择栅SG1(21a)、SG2(21b)之间。并且，所述多个单元栅22，在图19中，各4条大致U字型的开环形状的开口部朝向选择栅SG1(21a)的方向配置的单元栅22，和大致U字型的开环形状的开口部朝向选择栅SG2(21b)的方向配置的单元栅22以背靠背的方式配置。在存储单元块2(28)中也相同。
如此配置的单元栅22，与相邻存储单元块28的单元栅22断开，因此，存储单元块1(28)和存储单元块2(28)分别具有独立的单元栅22。其结果，在本发明的第3实施方式的半导体器件中，与第2实施方式的半导体器件相同，能够以1存储单元块单位进行消去。
另外，在本发明的第3实施方式的半导体器件中，在存储单元块内配置的单元栅，在在与相对的选择栅间正交的方向平行的边，设定为相邻单元栅间隔更大。在图19中，在在与相对的选择栅间正交的方向平行的2边的上部的边，相邻单元栅间隔被设定得更大。因此，通过在该边设置接触，能够取充分的对准余量设置接触，吸收接触的略微的偏差等。
在这里，根据图19所示的本发明的第3实施方式，8条单元栅22以每4条在大致对称的位置上背靠背的方式被配置。在相邻单元栅间隔被设定得更宽的在在与相对的选择栅21间正交的方向平行的2边的上部的边，在每4条的单元栅22间形成的相邻单元栅间隔是3个。另一方面，在图16所示的本发明的第2实施方式中，把大致U字型的开环形状的单元栅22在一个存储单元块28内以开口部朝向同一方向的方式进行配置，所以在配置8条单元栅22时，在8条单元栅22间形成的相邻单元栅间隔是7个。因此，如果配置的单元栅22的条数增加，则与该增加相伴随相邻单元栅间隔数也增加，在间隔上的配置变得困难。在本发明的第3实施方式中，由于在1个存储单元块内的大致对称的位置上，以开环形状的开口部朝向反对方向背靠背的方式配置单元栅22，所以相邻单元栅间隔只有本发明的第2实施方式的大约一半。因此，在间隔设定严格时有利。
图19所示的例，把相邻单元栅间隔设定得更宽的边，设定于在与相对的单元栅间正交的方向平行的2边中上部的边，但并不局限于此。图20和图21是本发明的第3实施方式的半导体器件的存储单元块内的其他的单元栅配置的平面图。如图20所示，也可以把相邻单元栅间隔设定得更宽的边，设定在在与相对的单元栅间正交的方向平行的2边中下部的边上。另外如图21所示，也可以在与相对的单元栅间正交的方向平行的2边上都设定得更宽。可以根据设计间隔自由进行设定。
另外，在本发明的第3实施方式的中，形成为大致U字型的开环形状的多个单元栅，具有多个边和由所述多个边的2边以上形成的角。并且，从外周侧向内周侧第n个单元栅和第(n+1)(n是奇数)个单元栅形成的间隔，被设定为从规定的位置向着所述角逐渐向内周侧变宽。这点与本发明的一实施方式和第2实施方式相同。
本发明的第3实施方式的半导体器件的单元栅的制造方法，与上述的本发明的第2实施方式相同。即，在上述的本发明的第2实施方式的半导体器件的单元栅的制造方法中，以包围相邻(相对)的2个选择栅的形式形成大致矩形的闭环形状的第3掩模图案，利用具有规定开口的抗蚀剂图案形成大致U字型的开环形状的最终掩模图案，并以此为掩模蚀刻多晶硅等栅材料而形成。虽然以相同的制造工序形成，但单元栅的配置不同是因为大致矩形的闭环形状的第3掩模图案的形成位置不同。在图26、图27对此进行说明。图26是表示本发明的第2实施方式的半导体器件的单元栅的形成方法的示意图。图27是表示本发明的第3实施方式的半导体器件的单元栅的形成方法的示意图。
本发明的第2实施方式和第3实施方式的不同点如下所述。在例如在相邻的存储单元块a、b、c、和d(各28)构成单元栅的情况下，在本发明的第2实施方式中，在存储单元块a和b(各28)，和存储单元块c和d(各28)分别形成大致矩形的闭环形状的第3掩模图案，利用具有开口的抗蚀剂图案分割所述第3掩模图案形成最终掩模图案，以所述最终掩模图案为掩模蚀刻栅材料形成单元栅22(图26)。因此，形成的单元栅22，在存储单元块a和b(各28)中大致对称，并且在存储单元块c和d(各28)中大致对称。另一方面，在本发明的第3实施方式中，以所述相邻的4个存储单元块28为例，分别跨着存储单元块a和b(各28)、存储单元块b和c(各28)、存储单元块c和d(各28)形成大致矩形的闭环形状的第3掩模图案，在上述的工序中形成最终的单元栅(图27)。因此，形成的单元栅22在存储单元块a、b、c、和d(各28)的各个存储单元块中，在各个存储单元块28的选择栅之间大致对称。其中，在本发明的第3实施方式中，如果以上述图27所示的存储单元块b(28)为例，则也可以使与相邻的一方的存储单元块a(28)之间共有闭环形状的掩模图案的单元栅的条数，和与相邻的另一方的存储单元块c(28)之间共有闭环形状的掩模图案的单元栅的条数，为相互不同的条数。此时，多个单元栅28隔着相邻(相对)的选择栅21大致对称地形成，但在存储单元块内的2个(1对)选择栅之间并不大致对称。
图27所示的本发明的第3实施方式的半导体器件，1个存储单元块28内的多个大致U字型的开环形状的单元栅22，以与开环形状的开口部为反对侧的部分(背部)相对的方式以背靠背的状态被配置。因此，与在1个存储单元块28内使多个大致U字型的开环形状的单元栅22，以所述开口部朝向同一方向的方式进行配置的情况相比，在配置相同的单元栅条数的情况下，能够使配置在与相对的选择栅间正交的方向平行的2边的间隔减少。另外，在使所述间隔取相同间隔的情况下，能够使相邻单元栅间隔取更宽，能够留有充分的余量地设置接触。即，在微细化发展的情况下能够确保单元栅配置间隔。另一方面，在图27所示的单元栅配置中，在把相互以背靠背的状态配置的相邻的单元栅间的间隔控制到所要求的尺寸的基础上需要高精度的对准，但在图26所示的单元栅配置中，在即使不进行这样高精度的对准，也能够容易地根据设计规则形成存储单元块内的全部线宽和间隔这一点上是有利的。
在利用以上的制造工序制造的本发明的第3实施方式的半导体器件中，各存储单元块具有独立的单元栅。与1实施方式不同，能够以1存储单元块单位进行消去。另外，能够抑制制造过程中的抗蚀剂图案的变细、断开等，提供不会发生线间短路的单元栅。
进而，在本发明的第3实施方式的半导体器件中，关于形成为大致U字型的开环形状的多个单元栅，可以在在与相对的选择栅间正交的方向平行的边把相邻单元栅间隔设定得更大。因此，能够取充分的对准余量设置接触，吸收接触的略微的偏差等。
权利要求
1.一种半导体器件，其特征在于，具备具有多个具有串联连接的电可改写的多个存储单元的存储单元单位的至少2个存储单元块；形成为大致矩形的闭环形状或大致U字型的开环形状、各环与相邻的2个存储单元块中的一方的存储单元块内的所述多个存储单元单位的规定的存储单元、和相邻的所述2个存储单元块中的另一方的存储单元块内的所述多个存储单元单位的规定的存储单元分别连接、选择所述2个存储单元块内的多个存储单元的多个单元栅；以及在所述存储单元块内形成于隔着所述多个单元栅的位置上，用于选择所述存储单元块的多对第1、第2选择栅。
2.一种半导体器件，其特征在于，具备具有多个晶体管的至少2个晶体管块；以及在相邻的晶体管块之间以各自的开口部相对的方式对称地配置、选择所述2个晶体管块内的多个晶体管的、具有大致U字型的开环形状的多个栅。
3.根据权利要求2所述的半导体器件，其特征在于所述多个栅，在1个所述晶体管块内以所述开口部全部朝向同一方向的方式配置。
4.根据权利要求2所述的半导体器件，其特征在于所述多个栅，在1个所述晶体管块内以所述开口部朝向相互相反的方向的方式按照每多数条配置。
5.一种半导体器件的制造方法，其特征在于，包括在被加工材料上淀积第1硬掩模；在所述第1硬掩模上，形成大致矩形的闭环形状的抗蚀剂图案；以所述抗蚀剂图案为掩模把所述第1硬掩模蚀刻加工为大致矩形的闭环形状；在除去所述抗蚀剂图案后在所述被加工材料和所述第1硬掩模上淀积第2硬掩模；各向异性地蚀刻所述第2硬掩模，在所述第1硬掩模的两侧面形成包围所述第1硬掩模的大致矩形的闭环形状的所述第2硬掩模；在选择性地除去所述第1硬掩模后，以所述闭环形状的第2硬掩模为掩模蚀刻所述被加工材料。
6.根据权利要求1所述的半导体器件，其特征在于所述多个单元栅，具有跨着相邻的所述2个存储单元块配置的大致矩形的闭环形状。
7.根据权利要求1所述的半导体器件，其特征在于所述多个单元栅，具有在相邻的2个存储单元块间环被分割的大致U字型的开环形状；在相邻的2个存储单元块之间，各个所述开环形状的开口部以相对的方式被对称配置。
8.根据权利要求7所述的半导体器件，其特征在于所述多个单元栅，在1个所述存储单元块内，以所述开口部全部朝向同一方向的方式配置。
9.根据权利要求7所述的半导体器件，其特征在于所述多个单元栅，在1个所述存储单元块内，以所述开口部朝向相互相反的方向的方式按照每多数条配置。
10.根据权利要求1所述的半导体器件，其特征在于所述多个单元栅，在与所述2个存储单元块的相邻的方向平行的边的任意一个或双方的相邻单元栅间隔，比在与所述2个存储单元块的相邻的方向正交的方向的边的所述相邻单元栅间隔设定得更宽。
11.根据权利要求10所述的半导体器件，其特征在于连接所述多个单元栅和布线的接触，设置在相邻单元栅间隔被设定得更宽的所述多个单元栅的所述边上。
12.根据权利要求1所述的半导体器件，其特征在于所述多个单元栅，在与所述2个存储单元块的相邻的方向平行的2边的相邻单元栅间隔，比在与所述2个存储单元块的相邻的方向正交的方向的边的所述相邻单元栅间隔设定得更宽；连接所述多个单元栅和布线的接触，交替设置在相邻单元栅间隔被设定得更宽的所述多个单元栅的所述2边上。
13.根据权利要求7所述的半导体器件，其特征在于配置在相邻的所述2个存储单元块内的所述多个单元栅，所述环的分割部分在所述相邻的2个存储单元块间排列在一直线上。
14.根据权利要求1所述的半导体器件，其特征在于所述多个单元栅的从外周侧向内周侧第n个单元栅和第(n+1)(n是奇数)个单元栅形成的间隔，被设定为从规定的位置向着角部逐渐向内周侧变宽。
15.根据权利要求2所述的半导体器件，其特征在于所述多个栅，在与所述2个晶体管块的相邻的方向平行的边的任意一个或双方的相邻栅间隔，比在与所述2个晶体管块的相邻的方向正交的方向的边的所述相邻栅间隔设定得更宽。
16.根据权利要求15所述的半导体器件，其特征在于连接所述多个栅和布线的接触，设置在相邻栅间隔被设定得更宽的所述多个栅的所述边上。
17.根据权利要求2所述的半导体器件，其特征在于所述多个栅，在与所述2个晶体管块的相邻的方向平行的2边的相邻栅间隔，比在与所述2个晶体管块的相邻的方向正交的方向的边的所述相邻栅间隔设定得更宽；连接所述多个栅和布线的接触，交替设置在相邻栅间隔被设定得更宽的所述多个栅的所述2边上。
18.根据权利要求2所述的半导体器件，其特征在于所述多个栅，大致U字型的开环形状的各个环的分割部分在相邻的晶体管块间排列在一直线上。
19.根据权利要求2所述的半导体器件，其特征在于所述多个栅的从外周侧向内周侧第n个栅和第(n+1)(n是奇数)个栅形成的间隔，被设定为从规定的位置向着角部逐渐向内周侧变宽。
20.根据权利要求5所述的半导体器件的制造方法，其特征在于，进一步包括在蚀刻所述被加工材料前，在所述第2硬掩模上，以所述第2硬掩模的大致矩形的闭环形状的相对的2边的规定的位置开口的方式形成抗蚀剂图案；以所述抗蚀剂图案为掩模蚀刻所述第2硬掩模，分割所述第2硬掩模的大致矩形的闭环形状的相对的2边。
全文摘要
本发明提供一种半导体器件，其特征在于，具备具有多个具有串联连接的电可改写的多个存储单元的存储单元单位的至少2个存储单元块；形成为大致矩形的闭环形状或大致U字型的开环形状、各环与相邻的2个存储单元块中的一方的存储单元块内的所述多个存储单元单位的规定的存储单元、和相邻的所述2个存储单元块中的另一方的存储单元块内的所述多个存储单元单位的规定的存储单元分别连接、选择所述2个存储单元块内的多个存储单元的多个单元栅；以及在所述存储单元块内形成于隔着所述多个单元栅的位置，用于选择所述存储单元块的多对第1、第2选择栅。
文档编号H01L23/522GK101090121SQ200710109090
公开日2007年12月19日 申请日期2007年6月18日 优先权日2006年6月16日
发明者西山伸泰 申请人:株式会社东芝