半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法。具体地，本发明涉及 一种有效地用于具有微处理芯片和存储芯片的半导体器件及其组装技 术。
背景技术：
现有技术(例如，参见日本专利申请公开第No.2005-19568号公 报，图1)使用在上表面上安装有半导体元件的第一布线衬底、利用 与第一布线衬底电连接的多个电极端子而层积在第一布线衬底上的第 二布线衬底、和设置在半导体元件周围并且与形成在第一与第二布线 衬底上的地线层相连接的导体支持部件。
作为具有多个半导体芯片的半导体器件的例子，已知被称为SIP (系统级封装)的半导体器件，它包括安装在布线衬底上的、具有算 术处理功能的半导体芯片(以下称为"微计算机芯片")和具有存储 电路的半导体芯片(以下称为"存储芯片")。
由于半导体器件功能变得更高，因此要求SIP的尺寸与厚度更加 减小。在SIP中，在多数情况下，安装了多个存储芯片，因而适用层 积结构。例如，存储芯片在布线衬底上被层积为多级，而且每一个都 通过引线键合与布线衬底相连接。
另一方面，作为微计算机芯片，由于其起到与存储芯片的外部接 口的作用，优选设置在与存储芯片相比更靠近安装衬底的位置上。
就此而言，在上述日本专利申请公开No.2005-19568号7>净艮中>^
开了将多个存储芯片层积于上部衬底上，并将微计算机芯片安装于下 部衬底上，以减小半导体器件的尺寸的技术。
在SIP中，对一个微计算机芯片安装多个存储芯片，而且随着近 年来系统速度的提高，对于存储芯片使用了符合DDR(双倍数据速率) 法的高速SDRAM (静态随机存储器)。当电路间同步时，DDR法利 用外部时钟信号的前边沿(leading edge )和后边沿(trailing edge)。 作为处理操作，数据信号从微计算机芯片传送到存储芯片。如果信号 几乎同时地、从存储芯片返回微计算机芯片，则由此判断处理已经执 行。因此，要求用于连接一个微计算机芯片与多个存储芯片之间的导 线在长度上相等。
但是，在上述日本专利申请公开No.2005-19568号公报的结构中， 凸起连接与导线连接在多个层积在上部衬底上的存储元件与衬底的连 接中混用，因此，存在不能使导线在长度上相等的问题。
已经提出了将多个半导体芯片嵌入衬底内的结构。在该结构中， 由于村底的材料(树脂)与半导体芯片的材料(硅)之间的热膨胀系 数不同，衬底易于翘曲，因此难以利用焊料连接这种衬底。

发明内容
本发明的目的在于，提供一种在包含微计算机芯片和多个存储芯 片的半导体器件内，使用于多个存储芯片的布线的长度相等的技术。
本发明的另一个目的在于，提供一种允许利用焊料来连接嵌入有 多个存储芯片的衬底的技术。
将使用下述描述与附图对本发明的上述和其他目的以及新的特征 进行说明。
下面是本发明的典型实施方式的概述。
本发明的一个方面提供了一种半导体器件，包括第一布线衬底、 安装在第一布线村底上之微计算机芯片、设置在微计算机芯片上的第 二布线衬底、用于将第一和第二布线衬底相互连接的多个第一凸起电 极，其中，第二布线衬底包括第一和第二存储芯片，第二存储芯片设 置在第 一存储芯片上，且第 一和第二存储芯片与外部时钟信号的前边 沿和后边沿同步地传输数据。
本发明的另一个方面提供一种半导体器件的制造方法，包括以下
步骤提供在其主表面上形成有多个第一键合引线的第一布线衬底； 并提供第二布线衬底，第二布线衬底包括第一存储芯片和笫二存储芯
片，该第一存储芯片和第二存储芯片都适合于与外部时钟信号的前边 沿和后边沿同步地传输数据，第二存储芯片设置在第一存储芯片上。 本发明的又一个方面在于，提供一种半导体器件的制造方法，包括以 下步骤在第一布线衬底的主表面上安装微计算机芯片；在第一布线
衬底的多个第一键合引线上施加焊料骨；将第一凸起电极连接到第二 布线衬底的多个第二键合引线上；将第一凸起电极和焊料奮相互连接， 以在第一布线衬底上安装第二布线衬底。
以下是由本发明的典型实施方式而获得的效果的简要说明。 在具有微计算机芯片和多个高速存储芯片的半导体器件中，可以 使存储芯片的布线相等。
另外，通过在第一布线衬底的第一键合引线上使用焊料骨，能够 将第一凸起电极与焊料骨相互连接，从而将第二布线衬底安装在第一 布线衬底上，据此可以允许易于翘曲的第二布线衬底的焊料连接，并 可以在其中嵌入多个存储芯片。这样，栽有微计算机芯片并且不易翘 曲的第一布线衬底可以被设置为下部衬底，易于翘曲的第二布线衬底 可以通过第一凸起电极安装在第一布线衬底上。


图l是本发明的第一实施方式的半导体器件的结构例的剖面示意图。
图2是图1所示的半导体器件的等长布线结构的部分结构示意图。 图3是图1的半导体器件结构的平面图，是将衬底一一展开的状态。
图4是第一实施方式的变化例的半导体器件的结构的剖面示意图。
图5是图1的半导体器件中的上部封装的结构的剖面示意图。 图6是图1的半导体器件中的下部封装的结构的剖面示意图。 图7是图4的半导体器件中的下部封装的结构的剖面示意图。
图8是第一实施方式的另一个变化例的半导体器件的结构的剖面 示意图。
图9是第一实施方式的又一个变化例的半导体器件的结构的剖面 示意图。
图10图8的半导体器件结构的平面图，是将衬底一一展开的状态。 图11是第一实施方式的另一个变化例的半导体器件的结构的剖 面示意图。
图12是第一实施方式的另一个变化例的半导体器件的结构的剖 面示意图。
图13是组装图l的半导体器件时形成内置芯片的方法的例子的局 部剖面图。
图14是在内置芯片的形成方法中的另一个步骤的局部剖视图。 图15是在内置芯片的形成方法中的另一个步骤的局部剖视图。 图16是在内置芯片的形成方法中的另一个步骤的局部剖视图。 图17是在内置芯片的形成方法中的另一个步骤的局部剖视图。 图18是在内置芯片的形成方法中的另一个步骤的局部剖视图。 图19是组装图1的半导体器件时形成内置芯片的方法的例子的局 部剖面图。
图20是在芯片嵌入方法中的另一个步骤的局部剖视图。 图21是在芯片嵌入方法中的另一个步骤的局部剖视图。 图22是芯片嵌入方法的变化例的局部剖视图。 图23是在图22中的芯片嵌入方法中的另一个步骤的局部剖视图。 图24是另一个变化例的芯片嵌入方法的局部剖视图。 图25是在图24中的芯片嵌入方法中的另一个步骤的局部剖视图。 图26是在图25中的芯片嵌入方法中的另 一个步骤的局部剖视图。 图27是在组装图1中的半导体器件时，内置芯片的层积方法的例
子的局部剖视图。
图28是在组装图1中的半导体器件时，层积了内置芯片之后的衬
底结构的例子的后视图。
图29是沿图28的结构例的A-A线截取的局部视图。
图30是在组装图1的半导体器件时，在第一凸起电极安装之后的
结构的局部剖视图。
图31是变化例的第一凸起电极安装之后的局部剖视图。
图32是在安装图1的半导体器件时，在完成将衬底分割为单独块 和测试之后的结构例的局部图。
图33是在组装图1的半导体器件时，在完成下部封装的测试之后 的结构例的局部剖视图。
图34是图1的半导体器件的组装完成之后的结构例的局部剖视图。
图35是在组装图1的半导体器件时，形成受体焊料时的结构例的 局部剖视图。
图36是变化例的下部封装的测试完成之后的结构的局部剖视图。 图37是另一个变化例的下部封装的测试完成之后的结构的局部 剖视图。
图38是根据另一个变化例的下部封装的测试完全之后的结构的 局部剖视图。
图39是在组装另一个变化例的半导体器件时，第一凸起电极安装 之后的结构的局部剖视图。
图40是本发明的第二实施方式的半导体器件的结构例的剖面示 意图。
图41是图40的半导体器件的上部封装的结构的剖面图。 图42是图41的上部封装的衬底的内部结构例的局部剖视图， 图43是在透明状态下、根据本发明的第三实施方式的结构例的示 意平面图。
图44是图43的半导体器件的剖面图。
图45是在透明状态下的第三实施方式的变更的半导体器件的平 面示意图。
图46是图45的半导体器件的剖面图。
图47是在透明状态下的本发明的第三实施方式的另一个变更的 半导体器件的结构的平面示意图。
图48是图47的半导体器件的剖面图。
具体实施例方式
在下述实施方式中，对于相同或相似的部分，除非必要，否则原 则上将省略其相关说明。
为了方便起见，下述每个实施方式将以分割为多个部分或实施方 式的方式进行说明，但是、除非另外的说明，它们并非不相互关联， 而是相互关联的，以使其中的一个是另一个的变更、或另一个的全部 或部分的详细说明或补充说明。
在下述实施方式中，当引用元件的数量(包括数字、数值、数量和范围)时，对于所引用的数量没有限制；除非另有说明，并且除非 作为引用数量的限制是基本明显的情况下，也可以使用所引用的数量 以上、以下的数量。
在下面将参照附图，对本发明的实施方式进行详细说明。在为了 说明实施方式的所有附图中，具有相同功能的部分，以同样的附图标 记进行描述，并省略其相关说明。
第一实施方式
图l是本发明的第一实施方式的半导体器件的结构例的剖面示意 图；图2是图l所示的半导体器件的等长布线结构的部分结构示意图； 图3是图1的半导体器件结构的平面图，是将衬底一一展开的状态； 图4是第一实施方式的变化例的半导体器件的结构的剖面示意图。图 5是图1的半导体器件中的上部封装的结构的剖面示意图；图6是图1 的半导体器件中的下部封装的结构的剖面示意图；图7是图4的半导体器件中的下部封装的结构的剖面示意图；图8是第一实施方式的另 一个变化例的半导体器件的结构的剖面示意图；图9是第一实施方式 的又一个变化例的半导体器件的结构的剖面示意图。另外，图10图8 的半导体器件结构的平面图，是将衬底一一展开的状态；图ll是第一 实施方式的另一个变化例的半导体器件的结构的剖面示意图；而图12 是笫一实施方式的另一个变化例的半导体器件的结构的剖面示意图。
图1 图3中示出的第一实施方式的半导体器件具有多个半导体芯 片，是具有包括多个半导体芯片的衬底的半导体封装。在第一实施方 式中，将以SIP1作为半导体器件的一个例子进行说明。
将对SIP1的结构进行说明。SIP1包括第一布线衬底4，第一 布线村底具有主表面(第一主表面)4a和与主表面4a相对的背表面 (第一背表面)4b;安装在第一布线衬底4的主表面4a上的微计算机 芯片3;设置在微计算机芯片3上的第二布线衬底5，第二布线衬底5 具有主表面(第二主表面)5a和与主表面5a相对的背表面(第二背 表面)5b;和用于将第一和第二布线衬底4、 5相互电连接的多个第一 焊料凸起(第一凸起电极)34。另外，作为SIP l的外部端子的多个 第二焊料凸起(第二凸起电极)35在第一布线衬底4的背表面4b上 被配置为点阵状。
也就是说，SIP 1的结构是所谓的POP (封装上封装)结构，包 括第一布线衬底4、安装在第一布线衬底4上的微计算机芯片3、配置 在微计算机芯片3上的第二布线衬底5、用于将第一与第二布线衬底4、 5相互电连接的第一焊料凸起34、和在第一布线衬底4的背面4b上形 成的第二焊料凸起35，其中，具有第二布线衬底5的完整的封装结构 被安装在具有第一布线衬底4的完整的封装结构上。
另外，第一存储芯片2和第二存储芯片6以层积状态配置在第二 布线村底5的内部；第一存储芯片2的布线与第二存储芯片6的布线 在第二布线衬底5内相等。
下面详细说明SIP1的结构。第二布线衬底5通过第一焊料凸起 34安装在第一布线衬底上；具有算术处理功能的微计算机3配置在第 一布线衬底4的主表面4a与第二布线衬底5的背表面5b之间的区域 上。如图3所示，微计算机芯片3大致居中地配置在第一布线衬底4 上，并通过例如多个金凸起36倒装片键合在形成于第一布线衬底4 的主表面4a上的多个第一键合引线4c中的、用于微计算机芯片3的 键合引线(未图示)上。即，如图l所示，微计算机芯片3以其主表 面3a朝下、背表面3b朝上的状态被安装。另外，倒装片键合以填料 树脂37填充，并由此被保护。通过利用Au凸起36来对微计算机芯 片3进行倒装片键合，可以适应节距的变窄。
如图3所示，用于连接第一和第二布线衬底4、 5的第一焊料凸起 34配置在微计算机芯片3的外侧并围绕微计算机芯片3。在图1所示 的SIP1中，由于第一和第二布线衬底4、 5在平面方向上具有相同的
尺寸，因此，如图3所示，第一焊料凸起34并排地配置在笫一和笫二 布线衬底4、 5的外围边缘部分。更具体地，第一焊料凸起34并排地 配置在安装于第一布线衬底4的主表面4a上的微计算机芯片3的周 围。
第二布线衬底5包括第一存储芯片2和第二存储芯片6，第一存 储芯片2和第二存储芯片6的每个具有存储电路。如图1所示，第二 存储芯片6配置在第一存储芯片2上。更具体地，第一和第二存储芯 片2、 6内嵌在第二布线衬底5中，以使第二存储芯片6层积在第一存 储芯片2上。第一和第二存储芯片2、 6以这样地方式层积它们的主 表面2a、 6a面向相同的方向，其背表面2b、 6b也如此。
这样，在第一实施方式的SIP l中，如图6所示，下侧的结构是 具有安装在第一布线衬底4上的微计算机3的完整的封装结构；而如 图5所示，上侧的结构是第一和第二存储芯片2、 6包括在第二布线衬 底5中的完整的封装结构，而这两个完整的封装结构的层积结构(以 下，也称为"on-pack结构")则为SIP1的结构。
这样，与存储芯片相关的测试和与微计算机芯片相关的测试可以
在每个完整封装结构中单独进行，据此，通过将良好的产品相互组合 和层积，在组装SIP 1时可以提高成品率。
另外，由于与存储芯片相关联的封装结构和与微计算机芯片相关 联的封装结构能够任意地相互组合，所以能够获得大量的变更并因此 能够实现不同的结构。这时，还能够在测试之后在用户一侧选择适当 的组合。
安装在配置于SIP l上侧的笫二布线衬底6中的第一和第二存储 芯片2、 6例如是双倍数据率同步DRAM (双倍数据率SDRAM)。 双倍数据率同步DRAM是通过加强SDRAM的同步时序以使传输速 率达到2倍程度而获得的，并且它能够高速工作。它与外部时钟信号 的前边沿和后边沿同步地传输数据。
这样，在第一和第二存储芯片2、 6中，既使用外部时钟的前边沿 也使用后边沿，所以需要使用极短的定时。在第一实施方式中，在第 二布线衬底5的内部，与第一存储芯片2相连接的内部布线5d的长度 和与第二存储芯片6相连接的内部布线5d相等。
更具体地，如图2所示，在第二布线衬底5的内部布线5d中，从 第一存储芯片2的第一电极焊盘5c到对应于第一电极焊盘2c的第二 布线衬底5的第二键合引线5c间的第一距离5e、与从第二存储芯片6 的第二电极焊盘6c到对应于第二电极焊盘6c的第二鍵合引线5c之间 的第二距离5f几乎相等。
由于在第一和第二存储芯片2、 6中内部布线相等，因此能够与外
部时钟信号的前边沿和后边沿同步地传输数据。
关于使内部导线5d在长度上相等，第一和第二距离5e、 5f的差 的允"i午范围例如为土2mm内，优选在± lmm内。
在SIP 1中，微计算机芯片3对系统的外部与安装在系统内部的 第一和第二存储芯片2、 6之间的数据的输入输出进行控制。即，在多 个存储存储芯片之间交换诸如地址、命令和时钟之类的信息片。这样， 如图l所示，微计算机芯片3和第一与第二存储芯片2、 6通过多个第 一键合引线4c、多个第一焊料凸起34和多个第二键合引线5c而相互 电连接起来。此时，与微计算机芯片3的多个金凸起34电连接的用于 微计算机芯片的键合引线、和与多个第一焊料凸起34电连接的多个第 一键合引线4c相互电连接。
在第一实施方式的SIP 1中，微计算机芯片3和存储芯片分别配 置在下侧与上侧。
这是因为，第二布线衬底5具有两个薄的第一和第二存储芯片2、 6,并因此比内部没有安装半导体芯片的第一布线衬底4更容易翘曲。 即，由于衬底与芯片之间的热膨胀系数不同，故第二布线村底5比第 一布线衬底4更容易翘曲；因此，如果将第二布线衬底5配置在下侧， 则不能保证第二布线衬底5的表面(主表面5a)的平坦，将要层积在 上侧的第一布线衬底4易于发生安装缺陷。但是，在组装SIP1的过 程中，当对第一与第二布线衬底4、 5相互进行焊料连接时，如果焊料 骨46 (受体焊料)施加在第一布线衬底4的第一键合引线4c上(图 35)、并与第一姅料凸起34相连接，则即使在第二布线衬底5翘曲时， 也可以使第一和第二布线衬底4、 5相互连接。这样，由于稍微翘曲了 的第一布线衬底4配置在下侧，因此在用户一侧可以有效地安装SIP
另外，与存储芯片相比，微计算机芯片3的管脚数量很大，并且 产生的热量也更大。也就是说，在信号的发送和接收中，对于外部来 说微计算机芯片3是中介物，既具有大量的管脚，其发热量也4艮大。 然而，通过将微计算机芯片3设置在第一布线衬底4上作为下侧衬底， 热量能够从第二焊料凸起35逸出到安装了 SIP1的安装基板上。
这样，在第一实施方式的SIP l中，如上所述，第一和第二存储 芯片2、 6安装在第二布线衬底5的内部；第二存储芯片6设置在第一 存储芯片2上；第一和第二存储芯片2、 6为高速存储芯片，该高速存 储芯片与外部时钟信号的前边沿和后边沿同步地传送数据。在具有这 种多个高速存储器的第二布线衬底5中，这些存储芯片(第一和第二 存储芯片2、 6)的布线的长度可以相等。
另外，由于包含芯片并易于翘曲的第二布线衬底5设置在上侧， 从微计算机3产生的热量可以通过作为外部端子的第二焊料凸起35 释放到安装基板。
接下来，对第一实施方式的变化例进行说明。在图4中所示的变 化例的SIP 1中，半导体芯片层积在作为下部衬底的第一布线衬底4 上。层积在第一布线衬底4上的下部半导体芯片是被倒装片键合的微 计算机芯片3。因此，微计算机芯片3通过第一布线衬底4的第一内 部布线4e与第一焊料凸起34和第二焊料凸起35电连接。
在图4所示的SIP l中，层积在第一布线衬底4上的上部半导体 芯片可以是微计算机芯片3或存储芯片40。上部半导体芯片通过布线 38电连接到形成于第一布线衬底4的主表面4a上的端子4d上。由于 上部半导体芯片不需要像安装在第二布线衬底5内的第 一和第二存储 芯片2、 6所要求的高速处理，因此，端子4d通过与第一内部布线4e 分离的第二内部布线4f连接到第二焊料凸起35上。下部的微计算机 芯片3、上部的存储芯片40和布线38被密封体39树脂密封。
在图4的SIP 1中，下部结构是如图7所示的将微计算机芯片3 和存储芯片40层积在笫一布线衬底4上的完整的封装结构，而上部结 构是如图5所示的将第一和第二存储芯片2、 6安装在第二布线衬底5 内的完整的封装结构。SIP 1是具有两个完整封装结构的层积结构 (on-pack结构)。
这样，与存储芯片相关的测试和与微计算机芯片相关的测试能够 在独立封装下单独进行，并因而通过将良好的产品相互组合并层积，
能够在组装如图4所示的SIP 1时提高成品率。
接下来，在如图8所示的第一实施方式的另一个变化例的SIP 1 中，如图IO所示，上部和下部衬底的尺寸不同。设置在下侧的第一布 线衬底4比设置在上侧的第二布线衬底5大得多。另外，如图8所示， 第二布线村底5与从第二布线衬底5突出的第一布线衬底4的突出部 分被散热板41所覆盖，从而能够提高SIP 1的散热性能。散热板41 通过黏合剂42固定到第一布线衬底4的主表面4a的外周边缘部分。
在如图9所示的根据第一实施方式的再一个变化例的SIP 1中， 散热板41通过黏合剂42仅固定在从第二布线衬底5突出的第一布线 衬底4的突出部分上，从而能够提高SIP1的散热性能。
在如图11所示的第一实施方式的又一个变化例的SIP 1中，第二 布线衬底5层积在第一布线衬底4上，第三布线衬底43通过第三焊料 凸起44层积在第二布线衬底5上。例如，微计算机芯片45作为下层 元件通过金凸起36倒装片键合在第三布线衬底43上；存储芯片40 层积在微计算机芯片45上，并通过布线38电连接到第三布线衬底43。 在第三布线衬底43上的微计算机芯片45、存储芯片40和布线38被 密封体39树脂密封。另外，散热板41固定在密封体39的表面上。
如图12所示，在本发明的又一个变化例的SIP1中，例如存储芯 片40 (也可以是微计算机芯片45)安装在其中嵌入了笫一存储芯片2 和第二存储芯片6的第二布线衬底5的主表面5a上。存储芯片40通 过布线38与在第二布线衬底5的主表面5a上形成的端子5g电连接。 存储芯片40不需要像安装在第二布线衬底中的第一和第二存储芯片 2、 6所要求的高速处理。因此，端子5g通过与内部布线5d分离的其 他的内部布线5h而与第一焊料凸起34相连接。另外，第一焊料凸起 34通过第一布线衬底4的第二内部布线4h与第二焊料凸起35相连接。
在第二布线村底5的主表面5a上，存储芯片40和导线38被密封 体39树脂密封；散热板41固定在密封体39的表面上，也固定在从第 二布线衬底5突出的第一布线衬底4的外周边缘部分上。
这样，如图11和图12分别所示的每个本变化例的SIP l是多层
on-pack结构的封装，且能够获得与图l所示的SIP1相同的效果。另 外、由于它们携带大量的半导体芯片(包括存储芯片40或微计算机芯 片45)，其性能能够进一步改善。
下面，对图1所示的第一实施方式的SIP1的组装进行说明。 图13 ~ 18是组装图1的半导体器件时形成内置芯片的方法的例子 的局部剖面图；图19~21是组装图1的半导体器件时形成内置芯片的 方法的例子的局部剖面图；图22~25是芯片嵌入方法的变化例的局部 剖视图；图26是在图25中的芯片嵌入方法中的另一个步骤的局部剖 视图；图27是在组装图1中的半导体器件时，内置芯片的层积方法的 例子的局部剖视图；图28是在组装图1中的半导体器件时，层积了内 置芯片之后的衬底结构的例子的后视图；图29是沿图28的结构例的 A-A线截取的局部视图。图30是在组装图l的半导体器件时，在第一 凸起电极安装之后的结构的局部剖视图；图31是变化例的笫一凸起电 极安装之后的局部剖视图；图32是在安装图1的半导体器件时，在完 成将衬底分割为单独块和测试之后的结构例的局部图；图33是在组装 图l的半导体器件时，在完成下部封装的测试之后的结构例的局部剖 视图。
另外，图34是图1的半导体器件的组装完成之后的结构例的局部 剖视图；图35是在组装图l的半导体器件时，形成受体焊料时的结构 例的局部剖视图；图36 38分别是变化例的下部封装的测试完成之后 的结构的局部剖视图；图39是在组装另一个变化例的半导体器件时， 第一凸起电极安装之后的结构的局部剖视图。
首先，如图13所示，对具有形成于Si基底7上的器件层8并具 有形成于器件层8上的第一电极焊盘2c和钝化膜10的器件，进行探 针测试，并切断熔丝9以提供高质量的器件。
这之后，如图14所示，在第一电极焊盘2c和钝化膜IO上形成种 子层12作为电极层。
然后，如图15所示，在该种子层12上形成抗蚀剂膜13，然后以 规定形状去除在第一电极焊盘2c上的抗蚀剂膜13，然后在第一电极 焊盘2c上的种子层12上形成Cu电极14。
之后，如图16所示，去除位于Cu电极14周围的抗蚀剂膜和晶
粒膜12，以完成在第一电极焊盘2c上的Cu电极14。该Cu电极14 可以用除了溅射法以外的方法形成。
然后，如图17所示，通过抛光Si基底的背表面形成薄膜器件33。
然后，通过切成单独的小块而形成图18所示的第一存储芯片2。
然后，如图19所示，设置矩阵型的第一基础衬底15，并在第一 基础村底15上形成树脂层17和作为凹陷部分的空腔16。
然后，将所形成的如图18所示的第一存储芯片2设置于在第一基 础衬底15上形成的空腔16内，并用芯片接合材料18固定。
然后，如图20所示，在空腔16内，将诸如环氧树脂等的绝缘材 料19施加在第一存储芯片2上，在第一存储芯片2的每个第一电极焊 盘2c的Cu电极14上面的部分是开口的。
然后，利用激光，在树脂层17的规定部分中形成通孔。然后，如 图21所示，通过镀敷在通孔内壁上形成通孔布线23，并将填充材料 22填充在通孔内。另外，形成作为连接到Cu电极14的布线图案的导 体图案20、和用于连接导体图案20与通孔布线23之间的通孔焊盘24。 此时，通孔焊盘24被导体图案20所覆盖。
如图22和23的变化例所示，可以采用以下结构在将芯片安装 到第一基础衬底15上之后，芯片周围的部分被例如聚酯胶片 (prepreg)之类的绝缘材料19所覆盖。在用绝缘材料19覆盖之后， 第一电极焊盘2c上的Cu电极14上方的部分可以被开口。之后，形 成通孔焊盘24和覆盖通孔焊盘24并连接Cu电极14的导体图案20。
如图24和25的变化例所述，可以采用利用了图19所示的空腔结 构的结构，其中在树脂层17上不设置绝缘材料、例如环氧树脂。即， 绝缘材料19单独填充在空腔16内。
然后，如图26所示，在导体图案20上形成绝缘层11，如聚酯胶 片(prepreg)层，并在通孔焊盘24上形成焊盘26。
然后，如图27所示，设置第二基础衬底21。第二基础衬底21与 树脂层17 (包括第一基础衬底15)的厚度大致相等。在第二基础衬底 21的规定位置形成通孔布线23、以及通孔焊盘24和连接到通孔23 上的中继图案25。
然后，如图28和29所示，将其中嵌入了第二存储芯片6的树脂
层17 (包括第一基础衬底15 )设置在第二基础衬底21的表面侧；另 外，将其中嵌入了第一存储芯片2的树脂层17(包括笫一基础衬底15) 设置在第二基础衬底21的背面侧，并且将第二基础衬底21和设置在 该衬底的表面与背面的树脂层用热压接合在一起。此时，树脂层17 和第二基础衬底21接合在一起，以使在第二基础衬底21的表面和背 面上的第二存储芯片6和第一存储芯片2面向相同的方向。
其结果，第二存储芯片6和第一存储芯片2以第二基础衬底21 插在它们之间的插入状态而层积起来，下部和上部存储芯片的布线长 度相等。如图29所示，分别与第二存储芯片6与第一存储芯片2相连 接的导体图案20通过通孔布线23与部分A处的中继图案25相连接， 从而使布线的长度相等(图29中的黑色布线对应于等长的布线)。
然后，在衬底的表面和背表面形成抗蚀剂膜27。
如此，获得了层积并嵌入了第一和第二存储芯片2、 6、而且布线 为等长的完整的封装结构。
然后，如图30所示，第一焊料凸起34与在完整的封装结构(第 二布线村底5)的背表面5b上的焊盘26 (第二键合引线5c)相连接。
在如图31所示的变化例中，第一焊料凸起34与完整的封装结构 (第二布线村底5)的焊盘26 (第二键合引线5c)相连接，以便在将 第二布线衬底5连接到第一布线衬底4上时，第一和第二存储芯片2、 6的器件表面朝上。即，第一焊料凸起34连接到形成在完整的封装结 构(第二布线衬底5 )的主表面5a上的焊盘26 (第二键合引线5c ) 上，因此，即使衬底翘曲，也可以改善其安装性能，并可以提高其散 热性能。
然后，如图32所示，将衬底切割以形成第二布线衬底5，并进行 完整封装结构(存储器层积封装)的存储器测试。
然后，如图33所示，提供了第一布线村底4 (完整封装结构)， 其上利用倒装片键合安装有微计算机芯片3和与其相连的笫二焊料凸 起35，并对该第一布线衬底4进行了测试。
然后，如图34所示，通过第一焊料凸起34将作为上部衬底的具 有第二布线村底5的完整封装结构与作为下部衬底的具有第二布线衬 底4的完整封装结构相互连接，以完成SIP1的组装。
在将第一和第二布线衬底4、 5相互连接时，在施加热和负重下， 将第二布线衬底5安装在第一布线衬底4上。如图35所示，优选地， 可以预先把受体焊料施加在笫一布线衬底4的第一键合引线4c上，并 在受体焊料和与第二布线衬底5相连的第一焊料凸起34之间建立连 接。即，优选地，预先将作为受体焊料的焊料骨46施加到形成于第一 布线衬底4的主表面4a上的第一键合引线4c上，并且施加热和负重， 以将第一焊料凸起34和焊料骨46相互连接，从而将笫二布线衬底5 连接到第一布线衬底4上。
其原因如下。由于薄的第一和第二存储芯片2、 6层积地嵌入第二 布线衬底5中，因此，作为上部衬底的第二布线衬底5易于翘曲。因 而，如果将焊料骨46 (受体焊料)预先施加到作为下部衬底的第一布 线衬底4的第一键合引线4c上，利用加热和负重来安装第二布线衬底 5，就能够吸收作为上部衬底的第二布线衬底5的翘曲，并在将作为上 部衬底的第二布线衬底5与作为下部衬底的第一布线村底4相互连接 时，实现焊接连接。当从第二布线衬底5解除加热和负重时，它再次 翘曲；但是这时第一和第二布线衬底4、 5之间的连接因焊料的固化而 完成，因此不必担心产生有缺陷的连接。
也可以仅仅施加热和负重而不将焊料骨46施加到第一布线衬底4 上。但是，更优选的是，预先将作为受体焊料的烊料骨46施加到第一 布线衬底4上，据此可以以更确实的方式安装其中安装有芯片且易于 翘曲的第二布线衬底5。
即，通过采用受体焊料技术，可以将具有多个芯片并易于翘曲的 第二布线衬底5设置在上侧并利用焊料来安装。其结果，可以将包括 安装在其上的微计算机芯片3、且难于翘曲的第一布线衬底4设置在 下侧，而可以通过第一焊料凸起34将易于翘曲的第二布线衬底5安装 在第一布线衬底4上，据此可以在用户侧实现第二布线衬底5的安装。
接下来，说明示出变化例的图36。此时，作为在第一布线衬底4 上层积微计算机3和存储芯片40的结果，密封这些芯片的密封体39 的高度有可能变大。因此，可以采用另一个封装通过第一焊料凸起34 层积在密封体39周围的所谓POP (封装上封装)结构。这样，通过 间隔村底28来进行测试以将第一布线衬底4上第一键合引线4c牵引
到高于密封体39的上部表面的位置。在该测试结束后，可以通过去除 间隔衬底28，使其恢复到第一布线衬底的原来的结构。
根据图38所示的另一个变化例，关于层积在笫一布线衬底4上的 微计算机芯片3和存储芯片40，当利用布线38将作为上部芯片的存 储芯片40与衬底相互连接时，在间隔衬底28的空腔内部形成台阶部 分28a，并利用将布线38连接到台阶部分28a的电极来进行测试。利 用台阶部分28a，即使在倒装片键合的微计算机芯片3与第一布线衬 底4之间注入了填料树脂，在第一布线衬底4上通过布线38电连接到 存储芯片40上的键合引线也难以被填料树脂所覆盖。
根据图39的又一个变化例，当将第一和第二存储芯片2、 6层积 并嵌入第二布线衬底5中时，二者是相互面对地层积的。即，两个芯 片是以在第一存储芯片2的背表面2b与第二存储芯片6的背表面6b 相互面对的状态层积的。在此结构中，通过利用通孔布线23将两个芯 片连接到中继图案25上，可以使连线的长度相等。
第二实施方式
图40是本发明的第二实施方式的半导体器件的结构例的剖面示 意图。图41是图40的半导体器件的上部封装的结构的剖面图。图42 是图41的上部封装的衬底的内部结构例的局部剖视图。
在图40的第二实施方式的S1P 31中，安装在第二布线衬底5的 半导体芯片分别包含通孔2d、 6d和30c，通过嵌入在通孔:id、 6d和 30c中的导体29制成长度相等的布线。
更具体地，如图41所示，第一存储芯片2、第二存储芯片6和笫 三存储芯片30层积地嵌入第二布线衬底5中，并且该结构能够提供完 整的封装结构并进行存储器测试。这些芯片以主表面2a、 6a、 30a分 别面向相同的方向的状态而层积，同样它们的背面也分别面向相同的 方向；而芯片通过嵌入在通孔2d、 6d和30c中的导体29而相互电连 接。
图42示出包含具有只将第一和第二存储芯片2、 6层积并嵌入其 中的第二布线村底5的完整封装结构的细节。在该完整封装结构中， 由于芯片^f艮薄，因此能够通过导体29提供相等长度的连线。其结果，
能够获得与第一实施方式的SIP1相同的效果。
第三实施方式
图43是在透明状态下、根据本发明的第三实施方式的结构例的示 意平面图。图44是图43的半导体器件的剖面图；图45~48是在透明 状态下的本发明的第三实施方式的半导体器件的结构的平面示意图和 剖面示意图。
在第三实施方式的半导体器件(SIP 32)中，当将第二布线衬底 5安装到第一布线衬底4上时，微计算机芯片3和第二布线村底5以 水平(平面)关系安装。在图43、 45和47所示的SIP 32中，表示了 在透明状态下从上面观察时的内部结构。
图43和44示出了以下结构其中层积并嵌入有笫一和第二存储 芯片2、 6的第二布线衬底5通过第一焊料凸起34而被安装在微计算 机3的一旁，该微计算机3通过金凸起36倒装片键合在第一布线衬底 4上。多个第二焊料凸起35设置在第一布线衬底4的背表面一侧。
在图45和46所示的SIP 32中，微计算机芯片3通过金凸起36 倒装片键合在第一布线衬底4上；并且例如存储芯片40层积在微计算 机芯片3上。同样在此情况下，具有层积并嵌入其中的第一和第二存 储芯片2、 6的第二布线衬底5通过第一烀料凸起34安装在微计算机 芯片3的旁边。另外，多个第二焊料凸起35设置在第一布线衬底4 的背面。
在图47和48所示的SIP 32中，散热板41设置在层积于图45中 所示的SIP32的微计算机芯片3上的存储芯片40上。除了散热板41 以外，其他结构与图45的SIP32相同。
同样在图43 48中，在安装在第一布线衬底4上、且其中安装有 芯片的第二布线衬底5中，多个半导体芯片的布线可以相等。因此， 能够获得与第一实施方式相同的效果。
虽然本发明已经结合上述实施方式进行了详细说明，但是不言而 喻，本发明并不限于上述实施方式，可以在不脱离本发明的要旨的范 围内进行各种变更。
例如，虽然在上述第一到第三实施方式中，将两个或三个半导体
芯片层积地安装在作为上部衬底的第二布线衬底5内，但是层积在第 二布线衬底中的半导体芯片的数量并不特别限制在不少于2个的范围 内。
另外，在微计算机芯片3的倒装片键合中所使用的凸起并不限于 金凸起，还可以使用焊料凸起。在微计算机芯片3和包含存储芯片(第 一和第二存储芯片2、 6)的第二布线衬底5如图43 48所示那样相互 水平地安装的情况下，二者可以都安装在第一布线衬底4上并每次进 行回流工序。因此，与使用Au凸起的情况相比，可以简化安装工序。
本发明适用于具有微计算机芯片与存储芯片的电子装置。
权利要求
1.一种半导体器件，包括具有第一主表面和与所述第一主表面相对的第一背表面的第一布线衬底；安装在所述第一布线衬底的所述第一主表面上的微计算机芯片；具有第二主表面和与所述第二主表面相对的第二背表面的第二布线衬底，所述第二布线衬底设置在所述微计算机芯片上；用于将第一布线衬底和第二布线衬底相互电连接的多个第一凸起电极；和设置在所述第一布线衬底的所述第一背表面上的多个第二凸起电极，其中，所述第二布线衬底包括第一和第二存储芯片，所述第二存储芯片设置在所述第一存储芯片上，所述第一和第二存储芯片与外部时钟信号的前边沿与后边沿同步地传输数据。
2. 根据权利要求1所述的半导体器件，其中，在所述第一布线 衬底的所述主表面和/或所述第二布线衬底的所述主表面上设有散热 板。
3. 根据权利要求1所述的半导体器件，其中，所述微计算机芯 片倒装片键合在所述第一布线衬底上。
4. 根据权利要求1所述的半导体器件，其中，安装在所述第一 布线衬底上的所述微计算机芯片的数量为多个。
5. 根据权利要求1所述的半导体器件，其中，所述第一凸起电 极设置在形成于所述第一布线衬底的所述第一主表面上的多个第一键 合引线与形成于所述第二布线衬底的所述第二背表面上的多个第二键 合引线之间。
6. 根据权利要求5所述的半导体器件，其中，所述微计算机芯 片通过所述第一键合引线、所述第一凸起电极和所述第二键合引线与 所述第一和第二存储芯片电连接。
7. 根据权利要求6所述的半导体器件，其中，从所述笫一存储 芯片的第一电极焊盘到与所述第 一电极焊盘相对应的所述第二布线衬 底的所述第二键合引线的第一距离、与从所述第二存储芯片的第二电 极焊盘到与所述第二电极焊盘相对应的所述第二键合引线的第二距离 互相相等。
8. 根据权利要求7所述的半导体器件，其中，所述第一距离与 所述第二距离之间距离的允许范围在土2mm内，优选在土lmm内。
9. 一种半导体器件，包括具有主表面和与所述主表面相对的背表面的第一布线衬底； 安装在所述第一布线衬底的所述主表面上的微计算机芯片； 具有主表面和与所述主表面相对的背表面的第二布线衬底，所述第二布线衬底设置在所述微计算机芯片上；用于将所述第一布线衬底与所述第二布线衬底相互电连接的多个第一凸起电极；和设置在所述第一布线村底的所述背表面上的多个第二凸起电极， 其中，所述第二布线衬底包括第一存储芯片和第二存储芯片，所述笫一和第二存储芯片分别具有对于各自的主表面和背表面所开的通 孔，所述第 一和第二存储芯片通过分别嵌入到所述通孔中的导体而相互电连接，所述第一和第二存储芯片与外部时钟信号的前边沿与后边 沿同步地传输数据。
10. 根据权利要求9所述的半导体器件，其中，所述第一布线村 底的所述主表面和/或所述第二布线衬底的所述主表面上设有散热板。
11. 根据权利要求9所述的半导体器件，其中，所述微计算机芯 片倒装片键合在所述第一布线衬底上。
12. 根据权利要求9所述的半导体器件，其中，所述第一凸起电 极设置在形成于所述第一布线衬底的第一主表面上的多个第一键合引 线与形成于所述第二布线衬底的第二背表面上的多个第二键合引线之 间。
13. 根据权利要求12所述的半导体器件，其中，所述微计算机 芯片通过所述第一键合引线、所述第一凸起电极和所述第二键合引线 与所述第一和第二存储芯片电连接。
14. 根据权利要求13所述的半导体器件，其中，从所述第一存 储芯片的第一电极焊盘到与所述第一电极焊盘相对应的所述第二布线 衬底的所述第二键合引线的第一距离、与从所述第二存储芯片的第二 电极焊盘到与所述第二电极焊盘相对应的所述第二键合引线的第二距 离相等。
15. —种半导体器件的制造方法，包括以下步骤 提供具有主表面和与所述主表面相对的背被面、和具有形成在所述主表面上的多个第一键合引线的第一布线衬底；通过具有主表面和与所述主表面相对的背表面的第二布线村底， 所述第二布线衬底包括第一存储芯片和第二存储芯片，所述第一存储 芯片和第二存储芯片均适于与外部时钟信号的前边沿与后边沿同步地传输数据，所述第二存储芯片由在所述背表面上形成的多个第二键合 引线设置在所述第 一存储芯片上；将所述微计算机芯片安装到所述第 一布线衬底的所述主表面上；在形成于所述第一布线衬底的所述主表面上的所述第一键合引线 上施加焊料奮；将所述第一凸起电极连接到形成于所述第二布线衬底的所述背表 面上的所述笫二键合引线；将所述第一凸起电极与所述焊料骨相互连接，以将所述第二布线 衬底安装到所述第 一布线衬底上。
16. 根据权利要求15所述的方法，其中，在施加热和负重下， 将所述第二布线衬底安装到所述第 一布线衬底上。
17. 根据权利要求15所述的方法，其中，从所述第一存储芯片 的第 一 电极焊盘到与所述第 一 电极焊盘相对应的所述第二布线村底的 所述第二键合引线的第一距离、与从所述第二存储芯片的第二电极焊 盘到与所述第二电极焊盘相对应的所述第二键合引线的第二距离相 等。
全文摘要
本发明公开了一种包含微计算机芯片和多个高速存储芯片、而且能够使存储芯片的布线长度相等的半导体器件。半导体器件包括第一布线衬底、安装在第一布线衬底上的微计算机芯片、设置在微计算机芯片上的第二布线衬底、用于将第一和第二布线衬底相互连接的多个第一焊料凸起、和作为形成于布线衬底背表面上的外部端子的多个第二焊料凸起。作为高速存储芯片的第一存储芯片和第二存储芯片层积在第二布线衬底内，第一存储芯片的导线与第二存储芯片的导线的长度在第二布线衬底内相等，具有第二布线衬底的完整封装结构安装在具有第一布线衬底的完整封装结构上。
文档编号H01L21/60GK101101909SQ200710110130
公开日2008年1月9日 申请日期2007年6月18日 优先权日2006年7月4日
发明者内藤孝洋, 秋叶俊彦 申请人:株式会社瑞萨科技