专利名称：多芯片封装体内部连接的边界扫描测试结构及测试方法
技术领域：
本发明属于集成电路芯片设计、芯片可测性设计和芯片封装技术领域，具体涉及一种测试电路结构和测试方法，用以实现在多芯片封装时，内部芯片数量多，相互连接的引脚数量多，连接关系复杂，而最终封装体对外连接引脚数量却极少的情况下，在封装过程完成后对封装体内连接关系进行测试。
背景技术：
随着现代电子工业的发展，电子线路板的复杂程度日益提高。这种复杂度体现在同一块PCB上存在的元器件数量的增加和元器件之间的相互连接关系的复杂度的提高。这为电路板在装配完成后的连接质量检测带来了极大的挑战。
边界扫描测试是在20世纪80年代中期作为解决PCB物理访问问题的JTAG(Joint Test Action Group)接口发展起来的，这样的问题是新的封装技术导致电路板装配日益拥挤所产生的。边界扫描在芯片级层次上嵌入测试电路，以形成全面的电路板级测试协议。利用边界扫描--自1990年以来的行业标准IEEE 1149.1，甚至能够对最复杂的装配进行测试、调试和在线系统设备编程，并且诊断出硬件问题。
通过提供对扫描链I/O的访问，可以消除或极大地减少对电路板上物理测试点的需要，这就会显著节约成本，因为电路板布局更简单、测试夹具更廉价、电路中的测试系统耗时更少、标准接口的使用增加、上市时间更快。除了可以进行电路板测试之外，边界扫描允许在PCB贴片之后，在电路板上对几乎所有类型的CPLD和闪存进行编程，无论尺寸或封装类型如何。在线系统编程可通过降低设备处理、简化库存管理和在电路板生产线上集成编程步骤来节约成本并提高产量。
JTAG标准IEEE 1149.1规定了一个四线串行接口(第五条线是可选的)，该接口称作测试访问端口(TAP)，用于访问复杂的集成电路(IC)，例如微处理器、DSP、ASIC和CPLD。除了TAP之外，混合IC也包含移位寄存器和状态机，以执行边界扫描功能。在TDI(测试数据输入)引线上输入到芯片中的数据存储在指令寄存器中或一个数据寄存器中。串行数据从TDO(测试数据输出)引线上离开芯片。边界扫描逻辑由TCK(测试时钟)上的信号计时，而且TMS(测试模式选择)信号驱动TAP控制器的状态。TRST*(测试重置)是可选项，而且可作为硬件重置信号。在PCB上可串行互连多个可兼容扫描功能的IC，形成一个或多个边界扫描链，每一个链有其自己的TAP。每一个扫描链提供电气访问，从串行TAP接口到作为链的一部分的每一个IC上的每一个引线。在正常操作过程中，IC执行其预定功能，就好像边界扫描电路不存在。但当为了进行测试或在线系统编程而激活设备的扫描逻辑时，数据可以传送到IC中，并且使用串行接口从IC中读取出来。这样的数据可以用来激活设备核心，将信号从设备引线发送到PCB上，读出PCB的输入引线并读出设备输出。
上述主要讨论的是系统级PCB制作时所遇到的问题。对于传统的集成电路封装通常是一块集成电路硅片被封装在一个封装体内。其硅片上的集成电路符合IEEE 1149.1所建议的边界扫描的要求即可。
然而随着集成电路复杂度的日益提高和封装工艺水平的不断提高，对封装在集成电路封装体内各结构也有了新的要求。多芯片封装、将一个系统的全部构成元件集成在同一个封装内的应用也不断涌现。这就要求这种芯片构成的系统测试时，不但要对各个封装好的集成电路之间的连接关系进行检测，也需要对在同一个封装体内的不同硅片之间的连接关系进行检测。
值得庆幸的是，由于封装技术的日益提高，一个复杂的封装已经可以提供几百，甚至上千个引脚，封装内的各个硅片上凡是外部需要的结点，都可以通过封装的某个引脚引出。这为多个符合IEEE1149.1测试规范的硅片构成的多芯片封装的测试提供了方便。只要这些芯片与测试相关的引脚都能够引出来，测试芯片之间的连接关系就能够实现了。
然而对于某些内部极为复杂，有若干个硅片封装在同一个封装体内，而外部封装引出端口数量却要求极为严格，只有数量非常有限的几个接触点和外界相连的情况，上述的多芯片封装的解决方案就无能为力了。
一个典型的例子是现代复杂的智能卡，比如SIM卡。由于传统的智能卡的实现逻辑并非十分复杂，是由简单的微处理器，存储单元和组合逻辑构成的，芯片面积有限，其外部连接要求也相对简单，只要求有8个有效接触点。然而随着电子系统的日益复杂，对智能卡的处理能力的要求也不断增加，主要表现在对其存储容量，接口速度和嵌入式微处理器的处理能力以及嵌入式程序的代码量的增加。导致的结果是在与传统的智能卡封装相同的物理封装体内，将有若干个不同的复杂芯片通过互连来实现其功能。而其封装却只由符合传统智能卡定义的八个引脚与外界相连。这样带来的矛盾是卡片封装内部的构成和连接关系极其复杂，而卡片外部的引脚却异常简单，仅有非常有限的若干个功能引脚构成。已经不可能将所有测试需要的信号线引出。因此采用传统的边界扫描方法，已经没有办法来实现封装内部的电路连接情况的检测。
发明内容
本发明的目的在于，针对引脚数量有限的多芯片封装体，其内部连接关系复杂，而封装体外部供测试使用的端口却极其有限的状况，设计一种利用封装体的有限的引脚，通过传统的JTAG和边界扫描的技术，来对封装体进行测试的电路结构和测试方法。上述电路结构不但能够解决封装体内芯片间连接的问题，另一方面，通过JTAG和边界扫描的机构，也可以实现封装体内可编程器件的编程工作。
本发明的技术方案如下一种多芯片封装体内部连接的边界扫描测试结构，包括JTAG和边界扫描测试模块，JTAG和边界扫描测试模块与引脚复用控制模块连接，引脚复用控制模块还与芯片核心功能模块连接，特征码识别和工作模式控制模块以及引脚复用控制模块分别与可复用的封装体引脚相连。
如上所述的一种多芯片封装体内部连接的边界扫描测试结构，其中，JTAG和边界扫描测试控制模块包括测试端口控制器(TAP)、包含指令译码器的指令寄存器、数据寄存器。
如上所述的一种多芯片封装体内部连接的扫描测试结构，其中，特征码识别和工作模式控制模块包括分别与移位寄存器连接的移位控制组合逻辑电路和非挥发存储器，移位寄存器还与特征码识别逻辑电路连接，特征码识别逻辑电路连接工作模式判断模块。
如上所述的一种引脚数量有限的多芯片封装内部连接测试电路，其中，引脚复用控制模块由多个逻辑选择器构成。
一种多芯片封装体内部连接的扫描测试方法，包括如下步骤(1)多芯片封装体上电后，通过引脚向封装体发送将封装体内芯片置于边界扫描模式的时序序列组合；(2)封装体内芯片中的特征码识别和工作模式控制模块接收上述时序序列组合，并根据上述时序序列组合和非挥发存储器中的数值输出模式控制信号；(3)引脚复用控制模块接收模式控制信号，将复用的引脚置于JTAG和边界扫描测试模式，将从封装体外输入的边界扫描测试信号提供给封装体内所有芯片中的JTAG和边界扫描测试模块，启动封装体中的芯片进入边界扫描测试模式，并执行边界扫描测试。
如上所述的一种多芯片封装体内部连接的边界扫描测试方法，其中，步骤(2)中时序序列组合输入到特征码识别和工作模式控制模块中的移位控制组合逻辑电路，通过移位控制组合逻辑进行逻辑运算，运算结果输出到特征码识别和工作模式控制模块中的移位寄存器，非挥发存储器的数值用于控制移位寄存器进行移位操作，特征码识别和工作模式控制模块中的特征码识别逻辑电路判断预置的将芯片置于边界扫描测试模式的时序序列与上述移位寄存器中的输入时序序列组合经逻辑运算后产生的时序序列是否相同，特征码识别和工作模式控制模块中的工作模式判断模块根据上述特征码识别逻辑电路的判断结果产生模式控制信号。
如上所述的一种多芯片封装体内部连接的扫描测试方法，其中，当步骤(3)中的边界扫描测试完成后，如果结果正确，通过复用的JTAG和边界扫描测试接口对封装体内的可编程器件进行编程。
如上所述的一种多芯片封装体内部连接的扫描测试方法，其中，在扫描测试或编程完毕后，对封装体重新上电，并向封装体发送禁止其进入边界扫描测试模式的时序序列，封装体接收上述序列，将非挥发存储器中写入禁止封装体中芯片进入边界扫描模式的数值，使封装体中的芯片不能再进入边界扫描测试模式。
如上所述的一种多芯片封装体内部连接的边界扫描测试方法，其中，时序序列组合输入到特征码识别和工作模式控制模块中的移位控制组合逻辑电路，通过移位控制组合逻辑进行逻辑运算，运算结果输出到特征码识别和工作模式控制模块中的移位寄存器，非挥发存储器的数值用于控制移位寄存器进行移位操作，特征码识别和工作模式控制模块中的特征码识别逻辑电路判断预置的禁止芯片进入边界扫描测试模式的时序序列与上述移位寄存器中的输入时序序列组合经逻辑运算后产生的时序序列是否相同，特征码识别和工作模式控制模块中的工作模式判断模块根据上述特征码识别逻辑电路的判断结果产生写入控制信号，控制非挥发存储器中写入禁止封装体内芯片进入边界扫描测试模式的数值。
如上所述的一种多芯片封装体内部连接的边界扫描测试方法，其中，在边界扫描测试或编程完毕后，通过封装体内芯片上程序控制非挥发存储器中写入禁止封装体内芯片进入边界扫描测试模式的数值。
本发明的有益效果在于1.采用极便利的方法实现了引脚数量极为有限的多芯片封装体内，连接复杂情况下的片间互联的测试；2.在实现通过引脚复用来进行引脚数量有限的多芯片封装体测试的同时，避免在芯片完成测试之后正常工作时由于片外信号的随机输入，误导芯片进入测试模式的情况；3.本发明中所述的电路和方法，使测试时间大幅度缩短，减小了为写入功能测试码所带来的额外芯片程序写入的时间和步骤；4.利用边界扫描的方法能够直接对多芯片封装体内的可编程器件编程，这种方法比通过直接与封装体外连接的芯片对封装体内的其它可编程器件进行编程的方法所用的时间大大缩短。
图1为传统的边界扫描测试的电路结构图。
图2是本发明的多芯片封装体内部连接的边界扫描测试结构框图。
图3是特征码识别和工作模式控制模块的工作原理图。
图4是引脚复用控制模块工作原理图。
图5是引脚数量有限的多芯片封装体采用本发明测试结构的连接示意图。
图6是采用本发明所述的测试方法流程图。
具体实施例方式
下面结合附图和具体实施方式
对本发明作进一步的描述。
图1是典型的边界扫描测试电路结构图。但在本发明所针对的特殊产品要求下，即封装体内的芯片数量多，连接关系复杂，封装体对外连接的引脚数量极其有限，例如在智能卡产品中，只有8个外部连接引脚。封装体内芯片上传统的4条(或5条)边界扫描专用的测试引脚TDI、TDO、TCK、TMS和TRST(可选引脚)不能单独直接连接到封装体外部。
图2给出了在上述特殊的复杂条件下的一种解决方案。JTAG和边界扫描所需的五个引脚在电路实现时将通过与封装体的正常工作信号引脚进行复用。在封装体正常启动或工作时，这些引脚的功能将作为正常的封装体功能信号引脚，而不作为边界扫描功能引脚。但通过对引脚施加一个正常工作时通常不会被采用的输入序列，外部控制器可以将这些引脚激活到JTAG和边界扫描测试状态，此时通过这些引脚，实现对封装体内芯片连接关系的测试。另外为避免封装体在测试完成后用户不慎在其引脚上输入上述的特殊序列，将封装体内的芯片误置于边界扫描测试模式，在测试结束后，可以通过对封装体引脚施加另一种特殊的输入序列，将上述的激活测试模式的机制关闭，或者通过片内程序控制的一个控制位，实现这种关闭激活测试模式的机制。具体实现是在多芯片封装体中的一个与封装体外连接的芯片内保留传统的JTAG和边界扫描测试模块的基础上，增加一个特征码识别和工作模式控制模块，一个引脚复用控制模块。这两个模块与JTAG和边界扫描测试模块以及与芯片核心功能模块的相互连接关系如图2中所示。特征码识别和工作模式控制模块在识别到封装体上电后输入的一组特定的输入时序序列后，例如，芯片的两个输入IN1和IN2在某一个时段的输入分别为特定时序序列10110010和00011011，则上述特定输入时序序列组合将芯片置于边界扫描测试模式，从而控制引脚复用控制模块将原定义为正常工作的引脚设置为边界扫描测试专用的引脚，将边界扫描测试输入信号提供给上述芯片的JTAG和边界扫描测试模块，并将边界扫描测试输入信号中的TCK、TMS和TRST(可选)信号提供给封装体内的其它具有传统JTAG和边界扫描测试模块的芯片。进而使封装体内的芯片进入边界扫描测试模式，边界扫描链的输出信号通过上述具有本发明的扫描测试结构的芯片中的引脚复用控制模块输出到封装体外。在测试任务完成后，特征码识别和工作模式控制模块能够实现识别另外一种特定的禁止芯片进入JTAG和边界扫描测试模式的时序序列组合，例如，芯片的两个输入IN1和IN2在某一个时段的输入分别为特定组合时序序列10111010和00101011，特征码识别和工作模式控制模块在接收到上述时序序列之后，能够设置一个专用的非挥发性寄存器到一个特定值，例如1或0；用以控制芯片在未来将不再能进入边界扫描测试模式。
图3是特征码识别和工作模式控制模块的工作原理。卡外的时序序列组合输入到移位控制组合逻辑电路，通过移位控制组合逻辑电路进行逻辑运算，运算结果输出到移位寄存器，非挥发存储器的数值用于控制移位寄存器进行移位操作，特征码识别逻辑电路判断预置的将芯片置于边界扫描模式的时序序列与移位寄存器中的输入时序序列组合经逻辑运算后产生的时序序列是否相同，工作模式判断模块根据特征码识别逻辑电路的判断结果产生模式控制信号，模式控制信号连接至引脚复用控制模块。特征码识别逻辑电路也判断预置的禁止芯片进入JTAG和边界扫描测试模式的时序序列与移位寄存器中的输入时序序列组合经逻辑运算后产生的时序序列是否相同，工作模式判断模块根据特征码识别逻辑电路的判断结果产生控制信号控制非挥发存储器写入禁止芯片进入边界扫描测试模式的数值。上述移位控制组合逻辑电路、特征码识别逻辑电路和工作模式判断模块的电路结构可以根据要求进行具体设计，本领域的技术人员完全可以实现。
图4是引脚复用控制模块的工作原理。该模块由多个逻辑选择器构成，接受模式控制信号的控制，把复用的引脚置于正常工作或JTAG和边界扫描测试模式。
如图5所示，这里是一个典型的采用本发明描述的边界扫描结构实现卡片型多芯片封装内部连接测试的示意图。图中501代表卡片与外界的接口，比如SIM卡上的八个触电，图中502是具有本发明描述的测试结构的器件。该器件接收从输入端口输入的时序序列组合，当收到的时序序列组合经逻辑运算后与器件内预置的将芯片置于扫描测试模式的时序序列相同时，使卡内所有的元器件进入边界扫描模式，并启动测试流程。在测试流程全部结束后，外部测试控制设备将发出另一个预置的时序序列组合，禁止该卡片在未来再次进入测试模式，避免未来卡片应用中的误动作。
采用本发明的测试结构，卡片制造完成后的测试方法如图6所示卡片上电后，向卡片发送将芯片置于边界扫描测试模式的时序序列组合，卡片内具有本发明的扫描测试结构的芯片中的特征码识别和工作模式控制模块接收上述时序序列组合，通过移位控制组合逻辑进行逻辑运算，运算结果输出到移位寄存器，非挥发存储器的数值用于控制移位寄存器进行移位操作，特征码识别逻辑电路判断预置的将芯片置于边界扫描测试模式的时序序列与上述移位寄存器中的输入时序序列组合经逻辑运算后产生的时序序列是否相同，工作模式判断模块根据上述特征码识别逻辑电路的判断结果产生模式控制信号；引脚复用控制模块接收模式控制信号，将复用的引脚置于JTAG和边界扫描测试模式，将从卡片外输入的边界扫描测试信号提供给上述芯片中的JTAG和边界扫描测试模块，并将边界扫描测试信号提供给卡片内其它具有传统JTAG和边界扫描测试模块的芯片，启动卡片中的芯片进入边界扫描测试模式，并执行边界扫描测试，扫描测试链的输出信号通过上述具有本发明的扫描测试结构中的引脚复用控制模块输出到卡片外，测试完毕后，如果卡片测试结果不正确，就标记这张卡片内的器件连接不正确，测试结束。如果卡片测试结果正确，还可以通过复用的卡片引脚和本发明的扫描测试结构对卡片内的可编程器件，例如flash，进行编程。编程完毕后，对卡片重新上电，并向卡片发送禁止卡片进入边界扫描测试模式的时序序列组合，卡片接收上述时序序列组合，通过移位控制组合逻辑进行逻辑运算，运算结果输出到移位寄存器，非挥发存储器的数值用于控制移位寄存器进行移位操作，特征码识别逻辑电路判断预置的禁止芯片进入边界扫描测试模式的时序序列与上述移位寄存器中的输入时序序列组合经逻辑运算后产生的时序序列是否相同，工作模式判断模块根据上述特征码识别逻辑电路的判断结果产生写入控制信号，控制非挥发存储器中写入禁止封装体内芯片进入边界扫描测试模式的数值。
将具有本发明的扫描测试结构中的非挥发存储器中写入禁止芯片进入边界扫描测试模式的数值，使卡片未来不能再进入边界扫描测试模式，测试结束。
考虑到在此公开的对本发明的描述和特殊的实施例，本发明的其他实施例对于本领域的技术人员来说是显而易见的。这些说明和实施例仅作为例子来考虑，它们都属于由所附权利要求所指示的本发明的保护范围和精神之内。
权利要求
1.一种多芯片封装体内部连接的边界扫描测试结构，包括JTAG和边界扫描测试模块，其特征在于该结构中还设有特征码识别和工作模式控制模块以及引脚复用控制模块，JTAG和边界扫描测试模块与引脚复用控制模块连接，引脚复用控制模块还与芯片核心功能模块连接，特征码识别和工作模式控制模块和引脚复用控制模块分别与可复用的封装体引脚相连。
2.如权利要求1所述的一种多芯片封装体内部连接的边界扫描测试结构，其特征在于JTAG和边界扫描测试模块包括测试端口控制器、包含指令译码器的指令寄存器、数据寄存器。
3.如权利要求1所述的一种多芯片封装体内部连接的边界扫描测试结构，其特征在于特征码识别和工作模式控制模块包括分别与移位寄存器连接的移位控制组合逻辑电路和非挥发存储器，移位寄存器还与特征码识别逻辑电路连接，特征码识别逻辑电路连接工作模式判断模块。
4.如权利要求1所述的一种多芯片封装体内部连接的边界扫描测试结构，其特征在于引脚复用控制模块由多个逻辑选择器构成。
5.一种多芯片封装体内部连接的边界扫描测试方法，包括如下步骤(1)封装体上电后，通过引脚向封装体发送将封装体内芯片置于边界扫描测试模式的时序序列组合；(2)封装体内的特征码识别和工作模式控制模块接收上述时序序列组合，并根据上述时序序列组合和非挥发存储器中的数值输出模式控制信号；(3)封装体内的引脚复用控制模块接收模式控制信号，将复用的引脚置于JTAG和边界扫描测试模式，将从封装体外输入的边界扫描测试信号提供给封装体内所有芯片中的JTAG和边界扫描测试模块，启动封装体中的芯片进入边界扫描测试模式，并执行边界扫描测试。
6.如权利要求5所述的一种多芯片封装体内部连接的边界扫描测试方法，其特征在于步骤(2)中时序序列组合输入到特征码识别和工作模式控制模块中的移位控制组合逻辑电路，通过移位控制组合逻辑进行逻辑运算，运算结果输出到特征码识别和工作模式控制模块中的移位寄存器，非挥发存储器的数值用于控制移位寄存器进行移位操作，特征码识别和工作模式控制模块中的特征码识别逻辑电路判断预置的将芯片置于边界扫描测试模式的时序序列与上述移位寄存器中的输入时序序列组合经逻辑运算后产生的时序序列是否相同，特征码识别和工作模式控制模块中的工作模式判断模块根据上述特征码识别逻辑电路的判断结果产生模式控制信号。
7.如权利要求5所述的一种多芯片封装体内部连接的边界扫描测试方法，其特征在于当步骤(3)中的边界扫描测试完成后，如果结果正确，通过复用的JTAG和边界扫描测试接口对封装体内的可编程器件进行编程。
8.如权利要求5或7所述的一种多芯片封装体内部连接的边界扫描测试方法，其特征在于在边界扫描测试或编程完毕后，对封装体重新上电，并向封装体发送禁止其进入边界扫描测试模式的时序序列组合，封装体接收上述时序序列组合，将非挥发存储器中写入禁止封装体内芯片进入边界扫描测试模式的数值，使封装体中的芯片不能再进入边界扫描测试模式。
9.如权利要求8所述的一种多芯片封装体内部连接的边界扫描测试方法，其特征在于所述的时序序列组合输入到特征码识别和工作模式控制模块中的移位控制组合逻辑电路，通过移位控制组合逻辑进行逻辑运算，运算结果输出到特征码识别和工作模式控制模块中的移位寄存器，非挥发存储器的数值用于控制移位寄存器进行移位操作，特征码识别和工作模式控制模块中的特征码识别逻辑电路判断预置的禁止芯片进入边界扫描测试模式的时序序列与上述移位寄存器中的输入时序序列组合经逻辑运算后产生的时序序列是否相同，特征码识别和工作模式控制模块中的工作模式判断模块根据上述特征码识别逻辑电路的判断结果产生写入控制信号，控制非挥发存储器中写入禁止封装体内芯片进入边界扫描测试模式的数值。
10.如权利要求5或7所述的一种多芯片封装体内部连接的边界扫描测试方法，其特征在于在边界扫描测试或编程完毕后，通过封装体内芯片上程序控制非挥发存储器中写入禁止封装体内芯片进入边界扫描测试模式的数值。
全文摘要
本发明属于集成电路芯片设计、芯片可测性设计和芯片封装领域，具体涉及一种引脚数量有限的多芯片封装体内部连接的边界扫描测试结构及测试方法，一个比较典型的应用是现代新型的有多芯片构成的大容量SIM卡。本发明通过一种特殊的逻辑序列关系，在多芯片封装体测试时将封装体的有限数量的功能引脚设置为边界扫描功能的引脚，然后通过这些引脚来进行封装体内的边界扫描测试，从而达到对封装体内连接关系的测试。测试完毕后，还可以通过一个特殊的操作，将该测试电路的功能封闭，以避免未来不必要的芯片误动作。本发明的实现包括芯片特殊的上电测试的流程，一种特殊的电路实现，以及芯片相应的结构调整。
文档编号H01L21/66GK101078746SQ20071011863
公开日2007年11月28日 申请日期2007年7月11日 优先权日2007年7月11日
发明者支军, 卜冀春, 詹志勇 申请人:凤凰微电子(中国)有限公司