半导体器件的制作方法

专利名称：半导体器件的制作方法
技术领域：
本发明涉及具有稳定击穿电压特性的高压半导体器件。
背景技术：
通常，采用高压二极管和MOSFET作为用于电功率控制的半导 体器件。要求这种半导体器件在相互矛盾的特性上有所改进，例如， 提高击穿电压，同时降低导通状态电阻，针对这一要求人们已提出了 各种建议。
例如，JP-AH9-191109 (KOKAI)公开了一种在肖特基势垒二极 管的ii型基层的表面附近设置多个条状p型掩埋层的技术(该专利文 献中的图12)。将该p型掩埋层设计为在肖特基界面处的电场达到半 导体表面的最大电场之前，使从所述肖特基界面开始的耗尽层达到p 型掩埋层。
之后，随着反向偏压的升高，耗尽层达到p型掩埋层，使肖特基 界面处的电场的最大点固定，不再升高，并且耗尽层从掩埋层新扩展 到欧姆电极侧上。这里，将肖特基界面和掩埋层之间的外延层保持的 电压设为低于最大闭锁(击穿)电压的值。因此，将肖特基界面处的 电场固定为低的值，并且可以减小来自肖特基界面的漏电流。
上述专利文献公开的技术设置了如所述专利文献中的图13所示 的多级p型掩埋层，通过由多级p型掩埋层分开的n型基层分担击穿 电压，并形成一种肖特基势垒二极管，该二极管在高压导电时实现了 小的压降。
然而，上述常规改进只是针对位于阳极电极之下的有源区，并没 有充分考虑位于边缘终止结构下的n型基层。换言之，具体地，就平 面型高压器件而言，尽管其基于掩埋在有源区中的p型层具有高压性 能，但是也带来了这样的问题，即击穿电压由边缘终止区处的电场集
中决定。如果边缘终止结构是微小的，例如保护环，则当图案的宽度 和间隔由于掩模未对准而发生变化时，将产生击穿电压降低的问题。 尽管具有这样的问题，但是平面器件也具有很多适于批量生成的 优点，例如，在加工中更加稳定，具有比台面型器件更高的成品率和 吞吐能力。因此，希望获得具有击穿电压稳定的平面结构的高击穿电 压器件。

发明内容
根据本发明的一个方面，提供了一种半导体器件，其包括 具有顶表面和底表面的第一导电类型的半导体衬底；
形成在半导体衬底的顶表面上的第一导电类型的半导体层，其具
有有源区和围绕该有源区的边缘终止区；
形成在边缘终止区中与有源区的边缘相邻的第二导电类型的第 一半导体区；
以薄片状或网孔状掩埋在边缘终止区中且基本上平行于半导体 层表面的第二导电类型的第二半导体区；
形成在半导体层的有源区以及第一半导体区的一部分上的第一
电极；以及
形成在半导体衬底的底表面上的第二电极。


图1是根据第一实施例的肖特基势垒二极管的一个元件的典型 纵向截面图2是沿图1的II-II线的典型横向截面图3是示出在将反向偏压施加到图1的二极管时的等势面的典型 示意图4是示出在将反向偏压施加到比较例中的二极管时的等势面 的典型示意图5到8是用于逐步说明第一实施例中的二极管的制造过程的典 型纵向截面图9是示出掩埋p型区7的内侧起始点位置和击穿电压之间的关
系的典型特性图10是示出掩埋p型区7的击穿电压和外侧终止点位置之间的
关系的典型特性图IIA和11B是掩埋p型区7的典型图案实例；
图12A到12C是掩埋p型区7的其他典型图案实例；
图13A、 13B、 14A、 14B以及15A到15C是掩埋p型区7的其
他典型图案实例；
图16A到16C是掩埋p型区5的典型图案实例；
图17是根据第二实施例的肖特基势垒二极管的典型纵向截面
图18是根据第三实施例的pn二极管的典型纵向截面图；以及 图19是根据第四实施例的垂直MOSFET的典型纵向截面图。
具体实施例方式
在下述实施例中描述的本发明的半导体器件设有以薄片状或网 孔状掩埋在第一导电类型的半导体层的边缘终止区中且与该半导体 层的表面基本平行的第二导电类型的第二半导体区。当将反向电压施 加在第一电极和第二电极之间时，形成在半导体层的上方部分上的等 势面朝向沿第二半导体区的表面的方向弯曲，从而相互会聚。由于形 成了这样的电场分布，因而难以在边缘终止区处对半导体器件造成破 坏，并且该半导体器件具有稳定的击穿电压特性。
在下文中，将参考附图描述本发明的实施例。
第一实施例
图1是根据第一实施例的半导体器件(垂直肖特基势垒二极管)
的一个元件的纵向截面图。图2示出沿图i的n-n线的典型横向截
面图，并且除了附图标记为5的部件之外该实施例的一个元件的其它 构成部件按照同心圆的形状形成在平面内。在图2中，可以对所述构 成部件进行修改并使其形成为，使附图标记为5和7的部件形成为矩
形环，每一个矩形环在其拐角处是圆(R)的，以释放电场集中。
更具体而言，在高掺杂的n+型SiC半导体衬底1上形成n型SiC 半导体层2。按照环形形成含有p型杂质的RESURF层8，以便包围 处于SiC半导体层2的表面中央部分处的有源区A。如果需要更高的 击穿电压，则优选在RESURF层8内形成含有p+型杂质的边缘终止 层(未示出)，以便位于阳极电极边缘之下。
形成围绕p型RESURF层8的p型保护环9，以便进一步提高击 穿电压。在这种情况下，可以通过设置多个p型保护环9而进一步增 强这一效果。RESURF层8和保护环9中的杂质浓度相同使得制造过 程简便，但是它们的杂质浓度也可以互不相同。半导体器件可以包括 RESURF层8或者保护环9。
被RESURT层8包围的有源区的表面设有与该表面接触的第一 电极3。第一电极3与SiC半导体层2形成肖特基结，并且例如采用 Ti作为材料。例如，利用Al在第一电极3上形成电连接到其上的焊 盘电极(或场电极)11。焊盘电极(场电极)11还通过场电极绝缘 膜12形成在其上形成有RESURF层8或保护环9的SiC半导体层2 的边缘终止结构之上。当将反向电场施加到场电极11时，电场倾向 于集中在场电极11的边缘部分，优选将其构造成边缘部分设置在 RESURF层8或保护环9的上部上。例如利用Ni在SiC半导体衬底 1的底面上形成第二电极4。
在该半导体器件中，将p型半导体区5和7掩埋在n型SiC半导 体层2内，以便使其形成在低损耗结构中，即形成在高击穿电压且低 导通状态电阻的结构中。更具体而言，形成具有多个开口的p型区5， 以便具有高击穿电压结构，并确保半导体器件的中央部分处的有源区 中的电流路径。作为边缘终止区中的掩埋终止结构，以电连续的方式 设置p型区7 —直到位于有源区外侧上的器件外围。n型半导体层2 的表面的外围设有高掺杂的n+型半导体的边缘终止区10。
在下文中将描述半导体器件的操作。当将反向电压施加到作为阳 极电极的第一电极3时，耗尽层在器件中沿朝向第二电极的方向延伸 穿过肖特基界面，此外其还沿朝向RESURF层8和保护环9的方向
延伸，即沿器件的横向延伸。沿横向延伸的耗尽层沿横向延伸同时受
到RESUEF层8和保护环9阻止。
之后，耗尽层达到p型掩埋区5和7。电场仅二维地分布在掩埋 p型区5上；然而耗尽层朝p型区7三维地扩展。为了获得高击穿电 压器件，应当保持半导体表面上的电场低于最大电场强度，并且耗尽 层也不应一直延伸到第二电极。
在存在与本实施例中类似的p型掩埋区7的情况下，如图3所示， 沿倾斜方向延伸的等势面可以沿进一步平行于该掩埋区7的表面的 方向弯曲，即，可以使其弯曲以便沿掩埋区7的表面会聚。相反，在 不存在与此类似的掩埋区7的情况下，或者在图4所示的器件中，其 中将位于中央的掩埋区5形成为延伸到其外围，不能使所有的等势面 沿掩埋区5的表面会聚，因为间隙(开口)存在于掩埋区5中位于其 外围处。
如此，根据第一实施例，与不包括p型掩埋区7的器件相比，耗 尽层不会达到第二电极，并且可以获得具有更高击穿电压的器件。优 选将前述器件设计成，使最大电场强度变得大于相对于p型掩埋区5 和7的电场。
接下来，将参考图5到图8描述上述半导体器件的制造方法。所 述实施例的半导体器件的纵向截面图是能够以图5到图8中的每一个 的中心线折叠的对称形状，因而在下文中将仅对其右半部分进行说 明，以简化图5到图8。
首先，如图5所示，该方法通过外延生长在n+ SiC半导体衬底1 上形成n型SiC层2的膜。这里，n型SiC衬底1的杂质浓度例如为 从3X10"到3X1016/cm3 (包含这两个值)，本发明采取浓度为IX 1016/cm3的情况作为例子。SiC半导体层2的厚度处在从几U m到几 十nm的范围内，本实施例将其设为lOwm。
如图6所示，在n型SiC层2上，该方法同时形成位于有源区下 的掩埋层5和用于掩埋边缘终止区的掩埋层7。首先将掩模材料施加 和膜形成到SiC半导体层1的表面上以进行构图，形成p型掩埋区5 和7的期望的掩模图案(未示出)。其中，掩模材料采用抗蚀剂、氧
化硅、氮化硅、金属等。该方法通过多级注入(multi-level implantation) 从掩模材料的上表面注入p型杂质的离子，以形成p型掩埋区5和7。 这里，就p型离子种类而言，通常采用铝(Al)、硼(B)等；然 而，在该实施例中，采用适于精细图案的A1。就离子加速能量而言， 通常采用几keV到几百keV的能量，并且在该实施例中，该方法采 用100-360 keV的离子加速能量。根据所设计的击穿电压和外延浓度 将离子剂量设为其最佳值，并且该方法通过例如为100到360 keV(包 含这两个值)的能量，以处在从lX10"到lX10"/cm2 (包含这两个 值)的范围内的剂量执行Al多级离子注入。在这种情况下，该方法 可以形成浓度处在从lX10"到5X10"/cm3 (包含这两个值)的范围 内的p型阱。
在所给出的说明中己经描述了 P型掩埋区5和7的浓度相同的情 况，但是二者的浓度可以互不相同。如果浓度互不相同，则在只形成 p型掩埋区5的掩模，并将离子注入到p型掩埋区5中之后，该方法 剥离掩模，再形成p型掩埋区7，并将离子注入到p型掩埋区7中。 或者，该方法可以在首先将离子注入到p型掩埋区7中之后，将离子 注入到p型掩埋区5中。因此，p型掩埋区5和7的浓度相同使得该 方法在过程上简单。
随后，如图7所示，该方法通过外延生长层再次将n型SiC层2 的上部生长到离子注入表面的上表面上。将n型SiC层2的上部的浓 度和厚度设为与上述的SiC层2的下部的浓度和厚度基本相同。之后， 该方法在n型SiC层2的表面上形成n+型沟道截断(channel st叩per) 层10、 p型RESURF层8和保护环9。
该方法通过形成掩模图案而选择性地注入离子，来形成这些层， 并且其使用氮(N)和磷(P)作为n型离子种类。这些掺杂浓度由n 型SiC层2的期望杂质浓度确定，足以使沟道截断层10变为理想的 n+层，例如，掺杂浓度可以处在从1X10"到lX1016/cm2 (包含这两 个值)的范围内，这里，将其设为2X10'Vcm2。
通过所设计的击穿电压和外延浓度设置p型RESURF层8和保 护环9的最佳值，通过具有例如10-360 keV的能量的Al多级离子注
入将剂量设为1X1(P妾J lX1014/cm2 (包含这两个值)。在这种情况 下，该方法可以形成浓度处在从lX10卩到5X10"/cm3 (包含这两个 值)的范围内的p型阱。为了激活这些阱，该方法在离子注入之后， 以处在从1500到1700°C (包含这两个值)的范围内的高温执行激活 退火。
将p型RESURF层8和保护环9的杂质浓度设为与p型掩埋层7 的杂质浓度相同，但是它们不一定总是相同，也可以互不相同。然而， p型RESURF层8和保护环9的杂质浓度相同使得该方法在过程上简 单。
之后，该方法通过热氧化和化学汽相淀积(CVD)氧化物膜形成 二氧化硅膜12。之后，该方法在底面上形成第二电极。对于这一形 成的适当电极材料是易于欧姆接触的材料，例如，这里采用了 Ni。 此外，为了确保欧姆接触，该方法优选在90(TC或更高的高温下执行 热处理。为了降低底部电极的接触电阻，该方法优选将Ti/Ni/Au层叠 结构的膜等形成到Ni表面上。
然后，该方法有选择地对该表面的氧化硅膜12执行蚀刻，以开 通接触孔，并形成肖特基金属膜3。就肖特基金属材料而言，与SiC 面形成肖特基接触的金属材料是优选的，例如，这里采用了 Ti。此外， 将由Al形成的焊盘电极11形成为重叠在肖特基金属膜3上，并且还 使其形成在氧化硅膜12上。最后，该方法通过聚酰亚胺等实施作为 高击穿电压结构的一部分的钝化，以完成该元件。
在所给出的说明中，已经描述了该方法通过低加速能量和漂移层 的再生长执行多级注入的情况。如果漂移层具有lOnm或更小的厚 度，则在首先生长漂移层一直到最终厚度之后，该方法可以通过以高 加速能量执行多级注入而仅在其指定深度形成P型掩埋区。
在上面给出的第一实施例中描述了这样的形状，其中将p型掩埋 区7设置为几乎从有源区的边缘部分(位于RESURF层8的内侧边 缘部分之下)几乎一直到器件的边缘部分，但是本发明不限于此。图 9示出击穿电压的模拟结果，在所述模拟中改变起始点的位置(从有 源区边缘向外的距离)，同时使SiC半导体层2中的p型区7的边缘
固定到器件的边缘部分。这里，RESURF层8的内侧边缘与有源区相 邻，将RESURF层8的宽度设为50nm。此外，RESURF层8的宽 度可以大于50um，只要在RESURF层8与器件边缘之间存在一定 的距离即可。从图9中可以发现，位于RESURF层8之下的p型掩 埋层7的内边缘使得击穿电压更高。也就是说，希望将p型掩埋层7 的内边缘设置在RESURF层8的外边缘之内。当然，结果表明p型 掩埋层7的内边缘可以在有源区边缘之内。图10示出击穿电压的模 拟结果，在所述模拟中改变边缘终止端点，同时将起始点固定到有源 区边缘。显然，在p型区7的外侧边缘从RESURF层8的外边缘向 外为20 y m或更远的情况下可获得最高的击穿电压。
在第一实施例中，已经描述了这样的形状，其中掩埋p型区以薄 片状从有源区边缘延伸到器件边缘，但是本发明不限于该实施例。例 如，如图IIA、 11B到13A和13B所示，即使在开口存在于p型区 中时，如果p型区在边缘终止部分处相互电连接，则也可以得到等势 面会聚在p型区面上的效果。图IIA、 11B到13A和13B示出针对 离子注入的掩模设计，其包括径向元件和同心元件。在通过离子注入 形成的p型区中，集成(连接)径向元件和同心元件。
图IIA和11B所示的简单重复图案易于设计和制造，所述图案 适于使用只要获得等势面。在图11A的情况下，通过径向p型层连 接p型层的同心圆(环)，p型层的剂量不是如此之大，以致图案具 有优点使得每一环的电势逐渐降低，即易于与超出其外的程度成比例 地降低电场。相反，在图IIB的圆点形状的情况下，图案具有优点使 得电场几乎不会会聚到特定的图案。
在图12A到12C中，内侧的环沿径向变宽，这些结构对于这样 的应用是有效的使恰好位于有源区之外的具有高电势的等势面优选 向元件的内部弯曲。在图13A和13B中，最外围的环沿径向变宽， 如果用户想要避免电场集中于高电压的中央部分，相反地想要使位于 已经变为较低电势的终止区的等势面弯曲，则这些结构是有效的。
即使如图14A、 14B以及15A到15C所示，掩埋p型区7具有 未使每一个元件相互电连接的形状，当它们为具有使从RESURF层8
和保护环9 二维延伸的等势面弯曲的作用的p型层时，所述形状也具 有类似的效果。图14A和14B示出使在外侧远离有源区的环变宽的 例子，图15A到15C示出使内侧的环变宽的例子，所述例子具有分 别对应于图13A、 13B以及12A到12C中的每一个的效果。
图2示出关于有源区中的p型区5的类似条状的形状。然而，本 发明不限于所述形状，只要开口在p型区5中提供电流路径即可，图 16A到16C所示的各种变化都是可能的方案。图16A示出具有圆点 形状的p型区5，可以将原点形成为n型，将其外围形成为p型。图 16B通过与图16A类似的方式示出格栅状的p型区5，可以将p型区 与开口对换。图16C示出具有环状的p型区5。像这样，p型区5中 的开口包括被p型区5彻底包围的开口和部分被p型区5包围的开口。
当在p型区5的外部形成类似于环状的p型区域7，并且如图l 所示从有源区的边缘到器件边缘连续形成p型区域7时，p型区7的 任何一点与等势面的接触使整个p型区7进入等势面，从而几乎不会
发生电场集中。在工艺过程中发生侧面蚀刻的点限于环的两个侧面， 从而将基于蚀刻形状的电场集中抑制到最低水平。当以圆点图案形成 p型区5时，可以单独设置多个p型区。由此，能够通过更小的面积 获得高击穿电压。此外，还具有允许降低导通状态电阻的优点。相反， 当以圆点图案形成有源区的n型区时，使网状的p型区5的电势在其 中的任何位置都相等，并且易于提供掩埋p型区的优点。环状的优点 在于易于确保与边缘终止结构的特性匹配。此外，即使在根本不存在 p型区5时，也可以通过p型层7的作用保持击穿电压。
如上所述，根据第一实施例，由于二极管包括以薄片状或网孔状 掩埋在边缘终止区中且基本上平行于n型SiC层2的表面的p型掩埋 区7，因而当将反向电压施加到阳极电极3，并且形成在SiC层2的 上部的等势面朝向沿P型掩埋区7的表面的方向弯曲，并弯曲成相互 会聚时，二极管变得可能具有稳定的高击穿电压特性。
第二实施例
第一实施例的结构是这样的结构，其中仅一层p型区5和7设置
在n型SiC层2中。然而，也可以在n型SiC层2中设置多级p型掩 埋区。图17是根据第二实施例的、采用与第一实施例相似的方式的 半导体器件的截面图，由相同的附图标记表示与第一实施例中相同的
部件，以避免重复说明。
第二实施例中的半导体器件也是肖特基势垒二极管，并且在作为 漂移层的n型SiC层2中设置多个(数量为n) p型掩埋层5和7。 而且在这种器件结构中，优化漂移层2的杂质浓度和厚度且优化p型 掩埋区的杂质浓度，使得由多个(数量为n)的p型掩埋层5和7分 开的漂移层中的每一个能够分担击穿电压，并且提供具有高击穿电压 和低漏电流的器件。
第三实施例
图18是第三实施例的半导体器件的截面图，并且示出将本发明 应用于pn二极管的实施例。附图标记13、 ll,和lh分别表示p型阳 极区、Ni阳极电极、以及Ti/Al焊盘电极(场电极)。由相同的附图 标记表示与第一实施例中相同的部件，并且避免重复说明。
在第三实施例中，半导体表面上的p型区13与阳极电极11,欧姆 接触，p型区13中的剂量必须大于RESURF层8的剂量。优选对 RESURF层8和保护环9的杂质浓度进行优化设计，以便与p型区 13的杂质浓度匹配。
此外在第三实施例中，可以通过设置作为等势面会聚结构的p型 掩埋层7来提供具有稳定的击穿电压特性的pn 二极管。
第四实施例
图19是根据第四实施例的半导体器件的截面图，并且示出将本 发明应用于垂直MOSFET的实施例。图19示出p型区14、 n型源极 区15、(栅极)绝缘区16、栅电极17、以及源电极(第一电极)18。 除此之外，由相同的附图标记表示与第一实施例中相同的部件并且避 免重复说明，附图标记4表示漏电极(第二电极)。将n型SiC半导 体层2设置到p型SiC半导体衬底1上使得能够构成IGBT。
在第四实施例中，在边缘终止区中设置作为等势面会聚结构的P
型掩埋区7允许实现具有稳定的击穿电压特性的垂直MOSFET。 已经通过实施例对本发明进行了说明，半导体材料不限于SiC;
不言而喻，采用Si、 GaN、金钢石等是同样有效的。可以将衬底和半
导体层的导电类型互换。
本领域技术人员将很容易想到另外的优点和变型。因此，从更宽
的方面来讲本发明不限于这里所示和所述的具体细节以及典型实施
例。因此，在不背离由所附权利要求及其等价物所限定的本发明总体
构思的精神和范围的情况下可以做出各种修改。
权利要求
1、一种半导体器件，其特征在于包括第一导电类型的半导体衬底，其具有顶表面和底表面；第一导电类型的半导体层，其形成在所述半导体衬底的所述顶表面上，并且具有有源区和包围该有源区的边缘终止区；第二导电类型的第一半导体区，其形成在所述边缘终止区中与所述有源区的边缘相邻；第二导电类型的第二半导体区，其以薄片状或网孔状掩埋在所述边缘终止区中且基本上平行于所述半导体层表面；第一电极，其形成在所述半导体层的所述有源区以及所述第一半导体区的一部分上；以及第二电极，其形成在所述半导体衬底的所述底表面上。
2、 根据权利要求1所述的器件，其特征在于，所述第一半导体 区的杂质浓度基本上等于所述第二半导体区的杂质浓度，并且所述第 —半导体区用作RESURF区。
3、 根据权利要求1所述的器件，其特征在于还包括-第二导电类型的第三半导体区，其在所述半导体层的所述有源区中与所述第二半导体区基本上处于相同的深度。
4、 根据权利要求3所述的器件，其特征在于，所述第三半导体 区包括多个开口。
5、 根据权利要求1所述的器件，其特征在于，当将反向电压施 加在所述第一电极和第二电极之间时，形成在所述半导体层的上部中 的等势面沿所述第二半导体区的表面弯曲，从而相互会聚。
6、 根据权利要求1所述的器件，其特征在于还包括- 第二导电类型的保护环，其形成在所述半导体层的所述边缘终止 区上，以便以一定的间隔包围所述第一半导体区。
7、 根据权利要求1所述的器件，其特征在于还包括-第一导电类型的第四半导体区，其形成在所述半导体层的外围边缘表面上，以便以一定的间隔包围所述第一半导体区，并且其杂质浓 度高于所述半导体层的杂质浓度。
8、 根据权利要求1所述的器件，其特征在于，所述第二半导体 区包括形成网孔区的多个开口。
9、 根据权利要求1所述的器件，其特征在于，所述半导体衬底 和所述半导体层由SiC形成。
10、 根据权利要求9所述的器件，其特征在于，将所述第二半导 体区的内边缘设置在所述第一半导体区的外边缘之内，并且将所述第 二半导体区的外边缘设置为在所述第一半导体区的外边缘之外20u m或更远0
11、 根据权利要求9所述的器件，其特征在于，所述第二半导体 区的杂质浓度处在1 X 1017/cm3和5 X 1018/cm3之间的范围内，这两个 值也包括在该范围内。
12、 根据权利要求9所述的器件，其特征在于，所述第三半导体 区的杂质浓度处在1 X 1017和5 X 1018/cm3的范围内，这两个值也包括 在该范围内。
13、 一种半导体器件，其特征在于包括-第一导电类型的半导体衬底，其具有顶表面和底表面； 第一导电类型的半导体层，其形成在所述半导体衬底的所述顶表 面上，并且具有有源区和包围该有源区的边缘终止区；第二导电类型的RESURF区，其形成在所述边缘终止区中以一定的间隔与所述有源区的边缘相邻；保护环，其形成在所述半导体层中，以便以一定间的隔包围所述RESURF层；以及第二导电类型的第一掩埋半导体区，其以薄片状或网孔状掩埋在所述边缘终止区中且基本上平行于所述半导体层的表面；第一电极，其形成在所述半导体层的所述有源区以及所述RESURF区的一部分上；绝缘层，其覆盖所述半导体层，以便包围所述第一电极；以及 第二电极，其形成在所述半导体衬底的所述底表面上。
14、 根据权利要求13所述的器件，其特征在于还包括 第二导电类型的第二掩埋半导体区，其在位于所述RESURF区内侧的有源区中掩埋在与所述第一掩埋半导体区基本上相同的深度。
15、 根据权利要求13所述的器件，其特征在于，当将反向电压 施加在所述第一电极和第二电极之间时，形成在所述半导体层的上部 中的等势面沿所述第一掩埋半导体区的表面弯曲，从而相互会聚。
16、 根据权利要求13所述的器件，其特征在于还包括 第一导电类型的沟道截断区，其形成在所述半导体层的外围端部，以便以一定的间隔包围所述保护环，并且其杂质浓度高于所述半 导体层的杂质浓度。
17、 根据权利要求13所述的器件，其特征在于，所述第一掩埋 半导体区包括形成网孔区的多个开口。
18、 根据权利要求13所述的器件，其特征在于，所述半导体衬 底和所述半导体层由SiC形成。
19、 根据权利要求18所述的器件，其特征在于，所述第一掩埋 区的杂质浓度处在1X 1017/cm3和5 X 1018/cm3的范围内，这两个值也 包括在该范围内。
20、 根据权利要求18所述的器件，其特征在于，所述第二掩埋 区的杂质浓度处在1><1017/0113和5X10"/cr^的范围内，这两个值也 包括在该范围内。
全文摘要
一种半导体器件，包括第一导电类型的半导体衬底(1)；第一导电类型的半导体层(2)，其形成在所述半导体衬底(1)上且具有有源区和包围该有源区的边缘终止区；第二导电类型的第一半导体区(8)，其形成在边缘终止区中与有源区的边缘相邻；第二导电类型的第二半导体区(7)，其以薄片状和网孔状掩埋在边缘终止区中且基本平行于半导体层(2)的表面；第一电极(3)，其形成在半导体层(2)的有源区以及第一半导体区(8)的一部分上；以及第二电极(4)，其形成在半导体衬底(1)的底表面上。
文档编号H01L29/78GK101097947SQ20071012704
公开日2008年1月2日 申请日期2007年6月28日 优先权日2006年6月30日
发明者四户孝, 太田千春, 田山哲夫, 西尾让司 申请人:株式会社东芝