专利名称：非易失性存储器件的制造方法
技术领域：
本发明涉及非易失性存储器件，并且更具体涉及非易失性存储器件的制 造方法，其在单元区域和周边区域之间具有减小的台阶。
背景技术：
通常，即使电源供应关闭，非易失性存储器件也不会丟失信息。非易失 性存储器件一般包括电可编程只读存储器(EPROM)、电可擦除和可编 程只读存储器(EEPROM)、快闪EEPROM等。近年来，存储器已经形 成具有氧化物层/氮化物层/氧化物层的三层栅极绝缘层的硅/氧化物/氮化 物/氧化物/硅(SONOS)结构。如果使用这种SONOS结构，可以制造具 有低电压、低耗能和高速运行的非易失性存储器件。还可以增加器件中的 集成水平。具有这种SONOS结构的非易失性存储器件的工作原理描述如 下。SONOS结构的非易失性存储器件利用氧化物层和氮化物层之间的电势 差。即使电源关闭，俘获在氮化物层中的电子由于下方和上方的氧化物层 所形成的势垒而不丟失。通过施加电压来进行编程，电子可以通过该电压 而隧穿位于氮化物层下方的薄氧化物层，并且使用差分放大器通过识别由 晶体管阈值电压差导致的驱动电流差来进行读取。同时，为了实现这种SONOS结构，在单元区域中形成三层结构的介电 层之前，在周边区域中形成栅极绝缘层和多晶硅层。亦即，在单元区域中 形成包括介电层和导电层的单元栅极，而在周边区域中形成包括栅极绝缘 层、多晶硅层、介电层和导电层的栅极。形成在周边区域中的栅极包括多 晶珪层，因此在单元区域和周边区域之间产生由于多晶硅层所致的台阶。 在包括单元栅极和所述栅极的半导体衬底上方形成SAC氮化物层和层间 绝缘层。在层间绝缘层上实施抛光过程。在单元区域的单元栅极上方形成 SAC氮化物层之前，由于所述台阶而暴露出形成在周边区域的栅极上方的SAC氮化物层。为此，可以在抛光过程中移除形成在周边区域的栅极上方 的SAC氮化物层。这导致周边区域的高电压晶体管的漏电流增大。此夕卜， 由于漏电流而产生驼峰(hump )特性，并且由于高压晶体管的阈值电压的 变化可能出现高压晶体管的故障。发明内容因此，本发明公开一种制造非易失性存储器件的方法，其中该方法采取 可以通过在层叠栅极时形成厚的硬掩模来补偿蚀刻时损失的硬掩模量的 方式，以减小单元区域和周边区域之间的台阶。一方面， 一种制造非易失性存储器件的方法，包括以下步骤在半导体 衬底的周边区域中形成栅极绝缘层和第一导电层；在单元区域的半导体衬 底和周边区域的第一导电层上方形成介电层和第二导电层；在第二导电层 上方形成硬掩模；图案化硬掩模、第二导电层和单元区域的介电层，以形 成第一栅极图案；图案化周边区域的硬掩模；蚀刻周边区域的硬掩模，使 得单元区域和周边区域之间的台阶减小；和通过采用图案化的硬4^^在周 边区域中形成第二栅极图案。另一方面， 一种制造非易失性存储器件的方法，包括以下步骤提供具 有单元区域和周边区域的半导体衬底，其中在单元区域上方形成第一栅极 图案并且在周边区域上方形成第二栅极图案，在第一和第二栅极图案上方 形成硬掩模；和移除形成在第一栅极图案或第二栅极图案上方的部分硬掩 模，以减少单元区域和周边区域之间的拓朴结构。
图1至7是说明根据本发明一个实施方案的制造非易失性存储器件的方 法的截面图。
具体实施方式
以下参照附图描述根据本专利的具体实施方案。参照图1，在半导体村底101的周边区域中形成栅极绝缘层102和第一 导电层103。在包括第 一导电层103的半导体衬底上方顺序层叠介电层104 、 覆盖多晶硅层105、第二导电层106、硅化鴒层107、 SiON层108、硬掩 模层109和碳硬掩模110。第一导电层103和第二导电层106由多晶硅形 成。栅极绝缘层102和第一导电层103可以分别形成为约70和800A的厚 度。此外，介电层104可具有ONO (氧化物-氮化物-氧化物)结构。ONO结构包括下氧化物层、氮化物层和上氧化物层的层叠结构。在此，下氧化物层、氮化物层和上氧化物层可分别形成为40、 40和65A的厚度。覆盖 多晶硅层105、第二导电层106、珪化鴒层107和SiON层108可分别形成 为约300、 400、 1100和200人的厚度。石更掩模109形成为约1200至1500人 的厚度以减小在单元区域和周边区域之间的界面处的台阶。碳硬掩模110 可形成为约2000A的厚度。参照图2，实施采用栅极掩模(未示出)的蚀刻过程以在单元区域中形 成栅极图案。参照图3，在包括单元区域中的栅极图案的整个表面上形成緩沖氧化物 层lll。参照图4，蚀刻緩冲氧化物层111直至暴露出单元区域的硬掩模109和 周边区域的碳硬掩模110。因此，緩冲氧化物111保留在单元区域和周边 区域的栅极侧壁上。参照图5，在整个结构上形成栅极掩模图案112。沿着栅极掩模图案112 图案化碳硬掩模110。参照图6，在沿着栅极掩模图案112移除周边区域的硬掩模109之后， 移除栅极掩模图案112和周边区域的>^硬掩模110。利用周边开^t掩模(未 示出)^露出周边区域，并且通过湿法和干法蚀刻过程移除周边区域的 硬掩模109至约600到800A的厚度。结果，周边区域的硬掩模109的厚 度变得比单元区域的硬掩模109更薄。换言之，周边区域的硬掩模109减 少的厚度与形成在周边区域中的第一导电层103的厚度相当。因此，可以 使单元区域和周边区域之间的台阶最小化。参照图7，利用周边区域的硬^^109来形成相f极图案。因此，周边区 域的栅极高度变得等于或略高于单元区域的栅极高度。因此，即使在形成 后续的氮化物层(未示出)和后续的层间绝缘层(未示出)之后实施抛光 过程，也可以防止暴露出氮化物层(未示出)。在非易失性存储器件中，单元区域中的栅极图案高度可以高于周边区域 中的栅极图案高度。在此，蚀刻单元区域中的部分硬掩模以减少单元区域 和周边区域之间的拓朴结构。如上所述，根据本发明，因为单元区域的硬掩模形成得很厚，因此可以
减小单元区域和周边区域之间的台阶。因此，可以防止在形成后续的层间绝缘层之后的CMP过程期间暴露出氮化物层，并且因此可以防止周边区 域^fr极的泄漏。虽然已参照具体实施方案做出上述说明，但应该理解本领域技术人员可 以进行本专利的变化和更改，而不偏离本专利和所附权利要求的实质和范 围。
权利要求
1.一种制造非易失性存储器件的方法，所述方法包括在半导体衬底的周边区域中形成栅极绝缘层和第一导电层；在单元区域的半导体衬底和所述周边区域的第一导电层上方形成介电层和第二导电层；在所述第二导电层上方形成硬掩模层；图案化所述硬掩模、所述第二导电层和所述单元区域的介电层以形成第一栅极图案；图案化所述周边区域的硬掩模；蚀刻所述周边区域的硬掩模，使得所述单元区域和所述周边区域之间的台阶减小；和通过采用所述图案化硬掩模的蚀刻过程来形成所述周边区域中的第二栅极图案。
2. 如权利要求1所述的方法，其中所述硬掩模形成为约1200至1500A的厚度。
3. 如权利要求1所述的方法，其中所述周边区域的硬掩^蚀刻到600 至800A的厚度。
4. 如权利要求1所述的方法，还包括在形成所述第一栅极图案之后，在 所述第 一栅极图案的侧壁上形成緩冲氧化物层。
5. 如权利要求1所述的方法，其中进一步在所述介电层和所述第二导电 层之间形成覆盖多晶硅层。
6. 如权利要求1所述的方法，其中利用在所述硬掩模上形成的碳硬掩模 来进行所述硬^^模的图案化。
7. 如权利要求1所述的方法，其中进一步在所述第二导电层和所述硬掩 模之间形成硅化鵠层和SiON层。
8. 如权利要求1所述的方法，其中所述第一和第二导电层由多晶硅形成。
9. 如权利要求l所述的方法，其中所述介电层具有ONO结构.
10. —种制造非易失性存储器件的方法，所述方法包括 提供具有单元区域和周边区域的半导体衬底，其中在所述单元区域上方形成所述第一栅极图案，并且在所述周边区域上方形成所述第二栅极图 案，在所述第一和第二栅极图案上方形成硬掩模；和移除形成在所述第一栅极图案或第二栅极图案上方的部分硬掩模，以 减少所述单元区域和所述周边区域之间的拓朴结构。
全文摘要
一种制造非易失性存储器件的方法，包括在半导体衬底上形成用以形成栅极的导电层；在导电层上方形成硬掩模；图案化硬掩模和单元区域的导电层以形成栅极；利用通过其开放周边区域的掩模对硬掩模部分开槽；和图案化该开槽的硬掩模和周边区域的导电层以形成栅极。
文档编号H01L21/8247GK101154631SQ20071013043
公开日2008年4月2日 申请日期2007年7月19日 优先权日2006年9月29日
发明者金世训 申请人:海力士半导体有限公司