专利名称：半导体器件及其制造方法
半导体器件及其制造方法
背景技术：
随着半导体器件制造技术的发展和其应用领域的扩张，研究和开 发都在不断追求增加半导体器件的集成度。由于半导体器件已经高度 集成化，并已制造成微小尺寸，因此金属氧化物半导体场效应晶体管
(MOSFET)的栅电极和位线的特征尺寸(CD)也大大地减小。
如上所述，随着栅电极的CD减小，栅电极的表面电阻值增加。 为了减小栅电极的表面电阻值，已提出了一种方案，以提供具有包括 多晶硅和金属硅化物的多晶硅-金属硅化物(polycide)结构的栅电极。 然而，这种方案在减小栅电极的电阻方面存在限制。例如，随着栅电 极电阻的增加，MOSFET的字线或栅极驱动速度变慢，并且存储块/器 件或晶体管的性能降低。
发明内容
本发明的实施例提供了一种可以通过降低高集成半导体器件中的 栅电极的电阻值来提高驱动速度的半导体器件及其制造方法。
为了实现本发明的目的，提供了一种半导体器件，包括半导体 衬底，其包括第一导电层、位于第一导电层上的第二导电层、位于第 二导电层上的第一高密度杂质区和位于第一导电杂质区上的第二高密 度导电杂质区；位于半导体衬底中的沟槽，相对于第二高密度杂质区， 其深度不大于第一导电层的深度；位于沟槽内壁上的栅极绝缘层；位 于栅极绝缘层上的多晶硅层；以及沟槽中的多晶硅层上的金属层，其 中该金属层填充沟槽。 .
为了进一步实现本发明的目的，提供了一种制造半导体器件的方
法，该方法包括在半导体衬底中顺序形成第一导电层、第二导电层、 第一高密度杂质区和第二高密度导电杂质区；形成暴露第一导电层的 沟槽；在包括该沟槽的半导体衬底上顺序形成栅极绝缘层和多晶硅层， 和在多晶硅层上形成氮化物层，填充该沟槽；通过抛光暴露半导体衬 底中的第二高密度杂质区，和移除沟槽中的氮化物层；以及在包括沟 槽内部空间的衬底上淀积金属层，和移除沟槽外面的金属层，使得金 属层保留在沟槽中的多晶硅层上。
图1是示出根据本发明示例性实施例的在形成沟槽之后的器件的 截面图2是示出根据本发明示例性实施例的在形成多晶硅层之后的器 件的截面图3是示出根据本发明示例性实施例的在形成氮化物层之后的器 件的截面图4是示出根据本发明示例性实施例的在抛光绝缘层、多晶硅层 和氮化物层之后的器件的截面图5是示出根据本发明示例性实施例的在形成阻挡金属层之后的 器件的截面图6是示出根据本发明示例性实施例的在形成金属层之后的器件 的截面图7是示出根据本发明示例性实施例的在部分形成金属层和阻挡 金属层之后的器件的截面图；以及
图8是示出根据本发明示例性实施例的在进行互连工艺之后的器 件的截面图。
具体实施例方式
下面将参照附图描述根据各个实施例的半导体器件及其制造方 法。根据一个实施例的半导体器件为例如晶体管。
图l是示出根据本发明示例性实施例的在形成沟槽30之后的器件 的截面参考图1，硅的N型外延层形成于N+衬底10上(一般通过外延 生长)，并掺杂硼(一般通过离子注入)，从而形成P型体扩散层14 和保留的N型外延层12。然后，硅的P+高密度杂质层形成于P型体扩 散层14之上(一般通过外延生长)，并且掺杂As或P (—般通过离子 注入)，从而形成N+源极区18和保留的P型外延层16。
接着，在如上述形成的半导体衬底100上形成光致抗蚀图案20之 后，为了暴露要在其中形成栅电极的部分，使用光致抗蚀图案20作为 掩膜来蚀刻半导体衬底100 (—般通过反应离子蚀刻(RIE)工艺)。 以这样的方式，将沟槽30蚀刻到至少P型体扩散层14和N型外延层 12之间的界面的深度。尽管可以使用各种(掺杂的)硅蚀刻化学反应， 但由于层12-18主要包括晶化硅，可应用使用单蚀刻化学反应的定时蚀 刻(即，给定层12-18的已知的厚度和蚀刻速率，以及沟槽的目标深度， 蚀刻可在第一预设的蚀刻条件下执行预设的足以蚀刻该沟槽的时间) 来形成沟槽。在各个实施例中，沟槽的目标宽度大约为90nm到350nm、 110nm到250nm或其中的任意数值范围。
图2是示出根据本发明示例性实施例的在形成多晶硅层50之后的 器件的截面图。
如图2所示，在包括沟槽30的侧壁的半导体衬底100的整个表面 上形成热氧化物层(一般通过硅的湿法或干法热氧化)，作为栅极绝 缘层40。然后，将多晶硅层50淀积在栅极绝缘层40上，作为用于栅 电极的导电层。多晶硅50优选地淀积厚度大约为IOOA到IOOOA，并 且使得在多晶硅层50的对立表面之间的沟槽中保留间隙或空间。如果 多晶硅50被厚厚地淀积，则用于栅电极的金属层的厚度减小，这样鄉 极导电层不会具有期望的电阻值。优选地，多晶硅层50要尽量薄地淀积。
图3是示出根据本发明示例性实施例的在形成氮化物层60之后的
器件的截面图。
如图3所示，牺牲层60形成于多晶硅层50之上。牺牲层可包括 或基本由任何相对于(多)晶化硅和栅极绝缘层(例如氧化硅)可被 选择地蚀刻的材料组成，例如氮化硅。牺牲(如氮化硅)层60填充沟 槽30的剩余空间，并同时形成于多晶硅层50的整个表面上。
图4是示出根据本发明示例性实施例的在抛光绝缘层40、多晶硅 层50和氮化物层60之后的器件的截面图。在形成氮化物层60之后， 执行化学机械抛光(CMP)工艺，使得暴露半导体衬底100的N+源极 区。因此，从半导体衬底100的表面上移除绝缘层40、多晶硅层50和 氮化物层60。也就是，只在沟槽30中保留绝缘层40、多晶硅层50和 氮化物层60。在一个实施例中，给定绝缘层40、多晶硅层50和氮化 物层60的已知的厚度和抛光速率，则执行CMP步骤一段预设的足以 移除层18上的绝缘层40、多晶硅层50和氮化物层60的时间。在可选 的实施例中，CMP工艺的化学反应改变至少一次，其作为时间函数(设 给定被抛光材料的已知厚度和抛光速率)，以提高抛光选择性。
保留在沟槽30中的绝缘层40、多晶硅层50和氮化物层60分别作 为栅极绝缘层图案45、多晶硅层图案55和氮化层图案65。其后，氮 化物层图案65通过蚀刻工艺被移除(一般通过湿法蚀刻，例如利用温 度为50-90° C的水性磷酸)。
图5是示出根据本发明示例性实施例的在形成阻挡金属层70之后 的器件的截面图。
如图5所示，阻挡金属层70形成于包括沟槽30(其中不具有氮化
物层图案65)的半导体衬底100的整个表面上。该阻挡金属层70可以 包括Ta， TaN, Ti或TiN中的一种或多种(例如，Ta/TaN双层(bilayer) 或Ti/TiN双层)。阻挡金属层70可通过淀积一层或多层形成(一般地 通过溅射和/或化学汽相淀积(CVD);例如，基本金属层可通过溅射 形成，而金属氮化物可在存在氮源例如四氧化二氮和/或氨的情况下通 过CVD或溅射形成，)。
图6是示出根据本发明示例性实施例的在形成金属层80之后的器 件的截面图。
如图6所示，金属层80形成于阻挡金属层70上。金属层80填充 沟槽30的内部空间，并同时形成于半导体衬底IOO的整个表面上。例 如，金属层80可通过淀积Al形成(一般通过溅射)。
图7是示出根据本发明示例性实施例的在部分形成金属层80和阻 挡金属层70之后的器件的截面图。
如图7所示，对金属层80进行回蚀工艺，从而从半导体衬底IOO 的表面移除金属层80和阻挡金属层70。可选地，可通过CMP移除金 属层80和阻挡金属层70。因此，金属层80和阻挡金属层70只保留在 沟槽中，并且埋在沟槽30中的金属层80被作为金属层85。在一个实 施例中，执行回蚀工艺和CMP工艺，使得金属层80和阻挡金属层70 被平坦化，直到半导体衬底IOO的表面被暴露，从而形成金属层S5。
图8是示出根据本发明示例性实施例的在进行互连工艺之后的器 件的截面图。
通过执行上述的工艺，完成了包括多晶硅图案55和金属层85的 栅电极200。如图8所示，未掺杂硅酸盐玻璃(USG)氧化物层或高掺 杂等离子(HDP)氧化物层被淀积在半导体衬底100的整个表曲上，
作为层间介质层90。然后，通过使用接触掩膜(光刻)的干法蚀刻工
艺在层间介质层90中刻蚀接触孔，从而形成暴露栅电极200的金属层 85、 N+源极区18和N+衬底10 (漏极区)的接触孔。
在形成接触孔之后，接触孔被填充作为导电层的掺杂的多晶硅或 金属(例如，钨或铝，具有上述的一个或多个可选阻挡层)，从而形 成触点110。然后执行互连工艺(例如金属淀积和光刻)来形成连接到 触点110的互连120 (例如铝)。可选地，根据已知的"双镶嵌"(dual damascene)金属化技术可在介质层90中形成沟槽，并且可以形成到栅 电极200、 N+源极区18和N+衬底10 (漏极区)的铜金属化和触i。
根据上述的实施例，在衬底中形成沟槽，而在沟槽中形成具有包 括多晶硅层和金属层的叠层结构的栅电极，从而允许栅电极具有低表 面电阻。也就是，由于金属层，栅电极被认为具有低表面电阻，并且 可由与栅极绝缘层接触的多晶硅层控制器件的工作。结果，可以制造 具有提高的驱动速度的高性能晶体管和/或字线。
本说明书中所指的任何"一个实施例"、"实施例"、"示例性 实施例"等是指结合该实施例描述的特定的特征、结构或特性被包括 于本发明的至少一个实施例中。说明书中的多处出现的这些术语不一 定是指相同的实施例。另外，当结合任何实施例描述特定的特征、结 构或特性时，可以认为结合其他实施例来实现这样的特征、结构或特 性是在本领域技术人员理解的范围内。
尽管已参考许多示例性实施例描述了实施例，但应当理解，本领 域技术人员可设计出许多落入本发明公开原理的精神和范围内的其他 修改和实施例。更具体地，可以在本公开、附图和所附权利要求的范 围内，对组成部分和/或对象的组合排列的布局进行各种变化和修改。 除了对组成部分和/或布局的变化和修改之外，替换使用对于本领域技 术人员也是显而易见的。
权利要求
1.一种半导体器件，包括半导体衬底，其具有第一导电层、位于第一导电层上的第二导电层、位于第二导电层上的第一高密度杂质区和位于第一高密度导电杂质区上的第二高密度杂质区；位于半导体衬底中的沟槽，相对于第二高密度杂质区，其深度不大于第一导电层的深度；位于沟槽内壁上的栅极绝缘层；位于沟槽中栅极绝缘层上的多晶硅层；以及位于沟槽中多晶硅层上的金属层，其中该金属层填充该沟槽。
2. 如权利要求l所述的半导体器件，其中该栅极绝缘层包括热氧 化物层。
3. 如权利要求1所述的半导体器件，其中该多晶硅层具有100A 到1000A的厚度。
4. 如权利要求l所述的半导体器件，进一步包括在多晶硅层和金 属层之间的阻挡金属层。
5. 如权利要求4所述的半导体器件，其中该阻挡金属层包括从由 Ta, TaN， Ti和TiN构成的组中选取的至少 一 种。
6. 如权利要求l所述的半导体器件，其中该金属层包括铝层。
7. 如权利要求l所述的半导体器件，进一步包括连接至该金属层 的触点，和具有连接至该触点的互连的绝缘层。
8. 如权利要求l所述的半导体器件，其中该第一导电层包括N型 外延层，而第二导电层包括P型体层。
9. 如权利要求l所述的半导体器件，其中该第一高密度杂质区包 括P+高密度杂质层，而该第二高密度杂质区包括N+源区。
10. —种制造半导体器件的方法，该方法包括在半导体衬底上顺序形成第一导电层、第二导电层、第一高密度 杂质区和第二高密度杂质区；形成暴露第一导电层的沟槽；在包括沟槽的半导体衬底上形成栅极绝缘层和多晶硅层，和在多晶硅层上形成牺牲层，填充沟槽；抛光以暴露半导体衬底中的第二高密度杂质区，和去除沟槽中的 牺牲层；以及在包括沟槽内部空间的衬底上淀积金属层，和将金属层从沟槽外 面去除，使得金属层保留在沟槽中的多晶硅层上。
11. 如权利要求IO所述的方法，其中从沟槽外面去除金属层的步 骤包括回蚀工艺。
12. 如权利要求IO所述的方法，其中该栅极绝缘层包括热氧化物层。
13. 如权利要求10所述的方法，其中该多晶硅层具有100A到 1000人的厚度。
14. 如权利要求IO所述的方法，进一步包括在去除牺牲层后，在 包括多晶硅层的沟槽区域中形成阻挡金属层。
15. 如权利要求14所述的方法，其中该阻挡金属层包括从由Ta， TaN, Ti和TiN构成的组中选取的至少一种。
16. 如权利要求IO所述的方法，其中该金属层包括铝层。
17. 如权利要求IO所述的方法，进一步包括形成金属层之后，在第二高密度杂质区上形成介质层；蚀刻介质层，以形成接触孔，该接触孔使金属层、第一高密度杂 质区和半导体衬底中至少一个暴露；通过用掺杂的硅或金属填充接触孔来形成触点；以及形成连接至触点的互连。
18. 如权利要求17所述的方法，其中形成介质层的步骤包括在该 第二高密度杂质区上淀积未掺杂硅酸盐玻璃(USG)氧化物层或高掺 杂等离子(HDP)氧化物层。
19. 如权利要求IO所述的方法，其中该牺牲层包括氮化硅。
全文摘要
本发明公开了一种半导体器件及其制造方法。该半导体器件包括半导体衬底，其具有第一导电层、位于第一导电层上的第二导电层、位于第二导电层上的第一高密度杂质区和位于第一杂质区上的第二高密度杂质区；暴露第一导电层的沟槽；位于沟槽内壁上的栅极绝缘层；位于栅极绝缘层上的多晶硅层；以及位于沟槽中的多晶硅层上的金属层，其中该金属层填充该沟槽。
文档编号H01L21/28GK101114674SQ200710136790
公开日2008年1月30日 申请日期2007年7月27日 优先权日2006年7月27日
发明者李昌明 申请人:东部高科股份有限公司