专利名称：半导体器件及其制造方法
技术领域：
本发明整体涉及一种半导体器件。更具体而言，本发明涉及一 种包括鳍式晶体管的半导体器件及其制造方法。
背景技术：
在鳍状通道阵列晶体管(FCAT)中，鳍状通道晶体管具有三栅 极(tri-gate)围绕通道的三维结构。可以采用现有的制造技术来制造 鳍状通道结构。鳍状通道结构具有更大的表面积，以降低漏极区与源 极区之间的短通道效应。鳍状通道结构容许降低通道掺杂浓度，这将 降低通过接面区域的漏电流。
鳍状通道晶体管的下方栅电极包括p+多晶硅层。p+多晶硅层的 功函数大于p-硅基板的功函数。以DRAM单元为例，当鳍状通道晶 体管被关断而在漏极区中有二进制"1"电压时，由于栅极引发的漏 极漏电流("GIDL")现象而导致漏极区中的漏电流增加。于是， DRAM单元的数据保存性能(在该情况下为"1")降低，这使得 DRAM的刷新特性劣化。
发明内容
本发明的实施例涉及一种包括鳍式晶体管的半导体器件，所述 鳍式晶体管具有包括p+多晶硅层以及p+多晶硅锗(Sh-xGeJ层的叠 层结构，从而改善栅极引发的漏极漏电流的影响以及半导体器件的刷 新特性。
根据一个实施例， 一种半导体器件包括鳍式有源区，其设置
在具有器件隔离结构的半导体基板中；凹陷部，其形成在所述鳍式有
源区之上；以及栅电极，其形成在所述鳍式有源区之上以填充所述凹 陷部，所述栅电极包括硅锗(SirxGex)层(其中，0<X<1，并且X是Ge摩尔分数)。
根据另一实施例， 一种用于制造半导体器件的方法包括在半 导体基板上形成器件隔离结构以限定有源区；选择性地蚀刻所述器件 隔离结构的一部分以形成鳍式有源区；以及在所述鳍式有源区之上形 成栅极结构，所述栅极结构包括硅锗(SirxGex)层(其中，0<X<1 并且X是Ge摩尔分数)。
图1是示出根据本发明实施例的一种半导体器件的布图2是示出根据本发明实施例的一种半导体器件的横截面图3a至3g是示出根据本发明实施例的一种用于制造半导体器 件的方法的横截面图4a与4b是示出根据本发明实施例的一种用于制造半导体器 件的方法的横截面图5a与5b是示出根据本发明另一实施例的一种用于制造半导 体器件的方法的横截面图；以及
图6是示出在p+多晶硅(SirxGex)层中的功函数相对于锗摩尔 分数X的图。
具体实施例方式
图1是示出根据本发明实施例的一种半导体器件的布图。该半 导体器件包括由器件隔离区120限定的有源区101、凹陷栅极区103、 以及栅极区105。栅极区105的纵向定义为"竖直方向"，而有源区 101的纵向定义为"水平方向"。凹陷栅极区103和栅极区105重叠。 图中示出凹陷栅极区103的单侧水平线宽比F小D(其中，0《D〈F/2， 并且F是两个相邻的栅极区105之间的距离)。换句话说，凹陷栅 极区103的水平线宽是F-2D。
图2是示出根据本发明实施例的一种半导体器件的横截面图。 图2 (i)是沿着图1的I-I'所截取的横截面图，图2 (ii)是沿着图1 的II-II'所截取的横截面图。栅极结构280包括填充鳍式有源区232的下方栅电极250。下方栅电极250具有包括第一下方栅电极252以 及第二下方栅电极254的叠层结构。第一下方栅电极252包括p+多 晶硅层，而第二下方栅电极254包括p+多晶硅锗(SirxGex)层。
下方栅电极250的从顶面至高度L的上部由第二下方栅电极254 形成，而其下部由第一下方栅电极252形成(参见图2 (ii))。包 括p+多晶硅锗(SirxGex)层以及p+多晶硅层的叠层结构可以改善 GIDL特性，这是因为p+多晶硅锗(SirxGex)层的功函数比p+多晶 硅层的功函数小的缘故。于是，可以提高存储节点的数据保存性能， 从而改进DRAM的刷新特性。在一个实施例中，第二下方栅电极254 在鳍式有源区232的顶面(或者栅极绝缘膜240的顶面)之下的深度 是H1。此外，该深度Hl形成为与存储节点接面区域282以及位线 接面区域284的深度H2相等或比H2大(参见图2)。
图3a至3g是示出根据本发明实施例的一种用于制造半导体器 件的方法的横截面图。图3a (i)至图3g (i)是沿着图1的I-I'所截 取的横截面图，图3a (ii)至3g (ii)是沿着图1的II-n'所截取的横 截面图。在半导体基板310之上形成垫氧化膜312以及垫氮化膜314。 在垫氮化膜314之上形成光阻膜(未显示)。利用器件隔离掩模(未 显示)将光阻膜曝光并显影，以形成限定器件隔离区的光阻图案(未 显示)。利用该光阻图案作为蚀刻掩模蚀刻垫氮化膜314、垫氧化膜 312、以及半导体基板310的一部分，以形成限定图1所示有源区101 的沟槽(未显示)。接着移除光阻图案。形成用于器件隔离的绝缘膜
(未显示)，以填充沟槽。对用于器件隔离的绝缘膜进行抛光(或移 除)，直到垫氮化膜314露出为止，以形成器件隔离结构320。抛光
(或移除)用于器件隔离的绝缘膜的工序借助于化学机械研磨
("CMP")方法或回蚀方法来执行。
参照图3b，选择性地蚀刻(或移除)器件隔离结构320，以降 低高度。移除垫氮化膜314以及垫氧化膜312，以露出半导体基板310。 在半导体基板310之上形成第一氧化膜322。在半导体基板310之上 形成光阻膜(未显示)。利用用于露出单元区域的掩模将光阻膜曝光 并显影，以形成光阻图案(未显示)。利用光阻图案作为掩模执行离子植入工序，以形成单元以及通道离子植入区域(未显示)。接着移
除光阻图案。在半导体基板310以及器件隔离结构320之上形成硬掩 模层324。在一个实施例中，蚀刻器件隔离结构320的工序借助于湿 式蚀刻方法来执行。此外，移除垫氧化膜312以及垫氮化膜314的工 序借助于湿式蚀刻方法来执行。
参照图3c，在硬掩模层324之上形成光阻膜(未显示)。利用 凹陷栅极掩模(未显示)将光阻膜曝光并显影，以形成限定图l所 示凹陷栅极区103的光阻图案326。利用光阻图案326作为蚀刻掩模 蚀刻硬掩模层324，以露出第一氧化膜322。选择性地蚀刻器件隔离 结构320的一部分，以形成限定鳍式有源区332的凹陷部330。在一 个实施例中，在蚀刻器件隔离结构320的工序中，移除第一氧化膜 322。硬掩模层326选自包括非晶碳膜、多晶硅层、氮化膜、及其组 合的群组。
参照图3d，对通过凹陷部330露出的区域执行软蚀刻工序，该 软蚀刻工序使半导体基板310以及鳍式有源区332的露出表面变圆。 将杂质离子植入到表面变圆的半导体基板310以及鳍式有源区332 中，以形成用于调节临界电压的离子植入区域(未显示)。接着移除 光阻图案326以及硬掩模层324。移除第一氧化膜322以露出半导体 基板310。在一个实施例中，该软蚀刻工序涉及等向性蚀刻方法。此 外，移除第一氧化膜322的工序借助于湿式蚀刻方法来执行。
参照图3e，在半导体基板310以及鳍式有源区332之上形成栅 极绝缘膜340。在半导体基板310以及器件隔离结构320之上形成下 方栅极导电层350，以填充凹陷部330并且包围鳍式有源区332。在 下方栅极导电层350之上形成光阻膜(未显示)。利用限定单元区域 的掩模将光阻膜曝光并显影，以形成露出单元区域的光阻图案(未显 示)。利用光阻图案作为掩模在下方栅极导电层350上执行包含Ge 的离子植入工序358。在一个实施例中，下方栅极导电层350包括？+
多晶硅层o
在本发明的另一实施例中，在半导体基板310以及鳍状有源区 332之上形成栅极绝缘膜340。在半导体基板310以及器件隔离结构320之上形成作为下方栅极导电层350的p+多晶硅层，以至少填充 凹陷部330以及鳍式有源区332。借助于CMP方法抛光下方栅极导 电层350，或者借助于回蚀方法移除下方栅极导电层350。在下方栅 极导电层350之上形成光阻膜(未显示)。利用限定单元区域的掩模 将光阻膜曝光并显影，以形成露出单元区域的光阻图案。利用光阻图 案作为掩模在下方栅极导电层350上执行包含Ge的离子植入工序 358。在本发明的另一实施例中，离子植入工序358的能量是在大约 10keV至40keV的范围内。此外，离子植入工序358的剂量是在大 约1E15离子/cm2至5E16离子/cm2的范围内。
参照图3f，接着移除光阻图案。对下方栅极导电层350执行热 处理工序，以便于使包含Ge的杂质扩散。应该以这样的方式执行该 热处理工序，即使杂质(Ge)大部分都保留在下方栅极导电层350 的上部。于是，下方栅极导电层350具有包括第一下方栅极导电层 352以及第二下方栅极导电层354的叠层结构。
在一个实施例中，第一下方栅极导电层352包括p+多晶硅层。 第二下方栅极导电层354包括由p+多晶硅层产生的扩散有Ge离子的 p+多晶硅锗(SirxGex)层。在另一实施例中，第二下方栅极导电层 354在鳍式有源区332的顶面(或者栅极绝缘膜340的顶面)之下的 深度是H1。此外，该深度H1可以与图3g所示的存储节点接面区域 382以及位线接面区域384的深度H2相等或者比H2大。在第二下 方栅极导电层354之上形成上方栅极导电层360以及栅极硬掩模层 370。
在一个实施例中，借助于CMP方法或回蚀方法抛光第二下方栅 极导电层354。上方栅极导电层360选自包括氮化钛(TiN)层、氮 化钨(WN)层、钨(W)层、钛(Ti)层、钴(Co)层、硅化钛(TiSix) 层、硅化钩(WSix)层、硅化钴(CoSU层、及其组合的群组。
参照图3g，在栅极硬掩模层370之上形成光阻膜(未显示)。 利用限定图1所示栅极区105的掩模将光阻膜曝光并显影，以形成光 阻图案(未显示)。利用光阻图案作为蚀刻掩模将栅极硬掩模层370、 上方栅极导电层360以及下方栅极导电层350图案化，以形成栅极结构380。接着移除光阻图案。在半导体基板310上执行离子植入工序，
以形成存储节点接面区域382以及位线接面区域384。接面区域384 可以用作轻掺杂漏极("LDD")区域和/或源极/漏极区。存储节点 接面区域382以及位线接面区域384的深度是H2。
图4a与4b是示出根据本发明另一实施例的一种用于制造半导 体器件的方法的横截面图。在包括鳍式有源区432的半导体基板410 之上形成栅极绝缘膜440。在半导体基板410之上形成第一下方栅极 导电层452，以填充凹陷部(未显示)并且包围鳍式有源区432。借 助于CMP方法抛光第一下方栅极导电层452，或者借助于回蚀方法 移除第一下方栅极导电层452。在第一下方栅极导电层452之上形成 掺有杂质的第二下方栅极导电层454。在一个实施例中，第一下方栅 极导电层452包括p+多晶硅层。第二下方栅极导电层454包括p+多 晶硅锗Si丄-xGex层。
在第二下方栅极导电层454上执行热处理工序，以便于使杂质 向下扩散。第二下方栅极导电层454扩展到位于鳍式有源区432的顶 面(或者栅极绝缘膜440的顶面)之下的高度L。下方栅极导电层 450具有包括p+多晶硅层以及p+多晶硅锗Sh、Gex层的叠层结构。 在下方栅极导电层450之上形成上方栅极导电层460以及栅极硬掩模 层470。在一个实施例中，Hl与图3g所示存储节点接面区域382以 及位线接面区域384的深度H2相等或者比H2大。
图5a与5b示出根据本发明另一实施例的一种用于制造半导体 器件的方法的横截面图。在包括鳍式有源区532的半导体基板510 之上形成栅极绝缘膜540。在半导体基板510之上形成第一下方栅极 导电层552，以填充凹陷部(未显示)并且包围鳍式有源区532。借 助于CMP方法或者回蚀方法抛光第一下方栅极导电层552。在第一 下方栅极导电层552之上形成掺有杂质的第二下方栅极导电层554。 在第二下方栅极导电层554之上形成第三下方栅极导电层556。在一 个实施例中，第一下方栅极导电层552以及第三下方栅极导电层556 包括p+多晶硅层。第二下方栅极导电层554包括p+多晶硅锗SiPxGex 层。参照图5b，对下方栅极导电层550执行热处理工序，以便于使 掺杂在第二下方栅极导电层554中的杂质扩散，因而第二下方栅极导 电层554形成为自下方栅极导电层550的顶面起达到深度Hl。下方 栅极导电层550具有包括p+多晶硅层以及p+多晶硅锗Sil-xGex层的 叠层结构。在下方栅极导电层550之上形成上方栅极导电层560以及 栅极硬掩模层570。在一个实施例中，Hl与图3g所示的存储节点接 面区域382以及位线接面区域384的深度H2相等或者比H2大。
图6是示出在p+多晶硅(SirxGex)层中的功函数相对于锗摩尔 分数X的图(参见IEEE电子器件期刊，2000年4月第47册、第4 号、第848-855页，艮P， "IEEE TRANSACTIONS ON ELECTRON DEVICES", Vol.47, No.4, April, 2000， pp 848-855)。当Ge的摩尔分 数是O (X=0)时，p+多晶硅锗SirxG^层是p+多晶硅层。其在功函 数上与p+多晶硅层的功函数没有差异。随着摩尔分数X增大，该差 异变大。
如上所述，在根据本发明实施例的半导体器件及其制造方法中， 鳍式晶体管的下方栅电极形成为具有包括p+多晶硅层以及p+多晶硅 (Sh、GeJ层的叠层结构，从而降低GIDL特性。此外，可以使存 储在存储节点中的电荷的漏电流降低，以改善DRAM的刷新特性。
本发明的上述实施例是示例性而非限制性的。各种不同的替代 物和等同物都是可行的。本发明并不受限于本文中所描述的沉积、蚀 刻、抛光以及图案化步骤的类型。本发明也不限于任何特定类型的半 导体器件。举例而言，本发明可应用于动态随机存取存储(DRAM)
器件或非易失性存储器件。鉴于本发明的揭示内容，其它的增添、删 减或修改都是显而易见的，且包括所附权利要求书的范围内。
本申请要求2007年4月12日提交的韩国专利申请No. 10-2007-0036067的优先权，该韩国专利申请的全部内容以引用的方式 并入本文。
权利要求
1.一种半导体器件，包括鳍式有源区，其限定于具有器件隔离结构的半导体基板上；凹陷部，其形成在所述鳍式有源区之上；以及栅电极，其形成在所述鳍式有源区之上以填充所述凹陷部，所述栅电极包含硅锗层。
2. 根据权利要求1所述的半导体器件，还包括在所述半导体基 板上的轻掺杂漏极区域，所述轻掺杂漏极区域设置在所述栅电极的两
3. 根据权利要求2所述的半导体器件，其中，所述栅电极包括上方栅电极以及下方栅电极，所述下方栅电极 包括p+多晶硅层以及p+多晶硅锗层的叠层结构。
4. 根据权利要求3所述的半导体器件，其中，所述p+多晶硅锗层的厚度至少等于所述轻掺杂漏极区域的深度。
5. —种用于制造半导体器件的方法，所述方法包括 在半导体基板上形成器件隔离结构，以限定有源区； 选择性地蚀刻所述器件隔离结构的一部分，以形成鳍式有源区；以及在所述鳍式有源区之上形成栅极结构，所述栅极结构包括含有 硅锗的层。
6. 根据权利要求5所述的方法，其中， 形成所述鳍式有源区的步骤包括在所述半导体基板之上形成硬掩模层；在所述硬掩模层之上形成光阻图案，以限定凹陷栅极区； 利用所述光阻图案作为蚀刻掩模来选择性地蚀刻所述硬掩模层以及器件隔离结构，以形成露出所述鳍式有源区的凹陷部；以及移除所述光阻图案以及所述硬掩模层，以露出包括所述鳍 式有源区的有源区。
7. 根据权利要求5所述的方法，还包括在所述鳍式有源区上 执行软蚀刻工序。
8. 根据权利要求5所述的方法，其中，形成所述栅极结构的步骤包括在所述半导体基板之上形成下方栅极导电层，所述下方栅极导电层包括所述含有硅锗的层；在所述下方栅极导电层之上形成上方栅极导电层以及栅极硬掩模层；以及图案化所述栅极硬掩模层、所述上方栅极导电层、以及所 述下方栅极导电层，以形成所述栅极结构。
9. 根据权利要求8所述的方法，其中， 形成所述下方栅极导电层的步骤包括在所述半导体基板之上形成多晶硅层；以及 将包含锗的杂质离子注入到所述多晶硅层中，以便于形成 所述含有硅锗的层。
10.根据权利要求9所述的方法，还包括在所述半导体基板 上执行热处理工序，使得所述下方栅极导电层限定所述多晶硅层以及 设置在所述多晶硅层之上的所述含有硅锗的层。
11.根据权利要求8所述的方法，其中,形成所述下方栅极导电层的步骤包括在所述半导体基板之上形成多晶硅层； 在所述多晶硅层之上形成含有硅锗的层；以及 在所述半导体基板上执行热处理工序，以驱使掺杂物进入 所述多晶硅层中。
12. 根据权利要求11所述的方法，其中，形成所述含有硅锗的层的步骤包括沉积掺杂有锗的硅层，其 中所述热处理驱使所述硅层的掺杂物进入所述多晶硅层中，以将所述 含有硅锗的层扩展到所述多晶硅层中。
13. 根据权利要求ll所述的方法，其中，形成所述含有硅锗的层的步骤包括将掺杂物植入到所述多晶 硅层中。
14. 根据权利要求8所述的方法，其中， 形成所述下方栅极导电层的步骤包括在所述半导体基板之上形成第一p+多晶硅层； 在所述第一 p+多晶硅层之上形成p+多晶硅锗层； 在所述p+多晶硅锗层之上形成第二p+多晶硅层；以及 在所述半导体基板上执行热处理工序，以形成所述p+多晶 硅层以及所述p+多晶硅锗层的叠层结构。
15. 根据权利要求5所述的方法，还包括在包括所述鳍式有 源区的有源区之上形成栅极绝缘膜。
16. 根据权利要求5所述的方法，还包括在所述半导体基板上在所述栅极结构的两侧形成轻掺杂漏极区域。
17. 根据权利要求16所述的方法，其中，所述含有硅锗的层的厚度至少等于所述轻掺杂漏极区域的深度。
18. —种用于制造半导体器件的方法，所述方法包括 在半导体基板上形成器件隔离结构，以限定有源区； 蚀刻所述器件隔离结构的一部分，以形成鳍式有源区；以及在所述鳍式有源区之上形成栅极结构，所述栅极结构包括 多晶硅层；惨杂的多晶硅层，其位于所述多晶硅层之上；以及 栅极导电层，其位于所述掺杂的多晶硅层之上，所述栅极 导电层包含金属。
19. 根据权利要求18所述的方法，其中，所述掺杂的多晶硅层是含有硅锗的层，所述掺杂的多晶硅层的 下表面设置为低于所述鳍式有源区的上表面。
20. 根据权利要求19所述的方法，其中，所述掺杂的多晶硅借助于如下方法而形成，即将掺杂物植入 到所述多晶硅层中，并且对所述基板执行热处理。
全文摘要
本发明公开一种半导体器件，包括鳍式有源区，其由具有器件隔离结构的半导体基板所限定；凹陷部，其形成在所述鳍式有源区之上；以及栅电极，其包括用于填充所述凹陷部的硅锗(Si<sub>1-x</sub>Ge<sub>x</sub>)层(其中，0＜X＜1并且X是Ge摩尔分数)。
文档编号H01L21/28GK101286526SQ200710147698
公开日2008年10月15日 申请日期2007年9月7日 优先权日2007年4月12日
发明者李相敦 申请人:海力士半导体有限公司