半导体器件、半导体器件的布线和形成布线的方法

专利名称：半导体器件、半导体器件的布线和形成布线的方法
技术领域：
本发明涉及半导体器件、半导体器件的布线和形成布线的方法。
背景技术：
已经提出的引线键合技术允许在半导体元件形成在电极焊盘下 方的情况下将引线键合在半导体器件的电极焊盘上。在对应于
JP-A-2003-518739的US 6261939中，将位于电极焊盘之下的布线层 和层间电介质层的厚度提高到在1微米(um)到2um之间。在 JP-A-H8-236706中，在电极焊盘下面布线层是多层的。由此，防止 了层内裂纹以及半导体元件中的断裂。在对应于JP-3432284的US 5502337中，在电极焊盘周围形成通路孔，但在电极焊盘的下方不形 成通路孔。在对应于JP-A-2006-5325的US 2005/0258484A1中，使 铜(Cu)电极焊盘暴露于绝缘膜或钝化膜，并且铜电极焊盘的表面 涂覆有铝(Al)膜。因此，铜电极焊盘具有大厚度。在保护铜电极 焊盘不受腐蚀损害的同时，铝膜还有助于减小传递到下层的键合冲 击力。
然而，在US 6261939和JP-A-H8-236706的结构中，能否防止 层内裂纹以及半导体元件中的断裂取决于各层的图案。并且已经证 实并非总是能够防止层内裂纹以及半导体元件中的断裂。在US 5502337的结构中，由于在电极焊盘的周围形成通路孔，因此必须相 应地延伸功率元件(即半导体开关元件)的漏极和源极布线。结果， 增大了布线的有效长度，并相应地增大布线电阻和布线的寄生电感。 尤其，布线的布线电阻很可能变大，因为布线在最下层变得非常薄。
在US 2005/0258484A1的结构中，需要额外的工艺以形成涂覆 有铝膜的铜电极焊盘。结果，相应地增加了制造步骤和成本。此外， 由于铜电极焊盘朝向其顶部变窄，因此铜电极焊盘的顶部在引线键
合过程中发生振动。因此，由于振动而使铜电极与半导体器件的附 着力下降。振动可能引起层间电介质膜内的裂纹。此外，铜电极焊 盘上的铝膜在引线键合过程中发生塑性变形，并且脱离铜电极焊盘 的顶部。结果，铝膜被减薄，并且无法适当降低键合冲击力。
一种减少键合冲击力向下层传递的方法是提高上部布线层的厚
度。最近，通常通过双镶嵌工艺(dual-damasceneprocess)形成半导 体器件的多层布线。在例如JP-3403058公开的双镶嵌工艺中，在形 成在半导体衬底上的绝缘膜中形成布线沟槽和通孔沟槽。将诸如铜 (Cu)的布线材料填充在布线沟槽和通孔沟槽中，从而将上部布线 层通过通孔连接至下部布线层。因此，在同一步骤中形成上部布线 层和通孔，从而可以减少形成布线所需的时间。
图21A-21C示出形成半导体器件的布线的常规方法。首先，如 图21A所示，在其上形成下部布线层211的半导体衬底210上形成 绝缘膜212。然后，通过光刻工艺形成用于通孔沟槽213的第一光刻 胶图案。然后，通过采用光刻胶图案作为掩模将绝缘膜212蚀刻至 预定深度。由此，形成通孔沟槽213。
然后，如图21B所示，通过采用第二光刻胶图案作为掩模蚀刻 绝缘膜212，直到暴露下部布线层211为止。对应于第一光刻胶图案 修整第二光刻胶图案的形状，使其宽度大于第一光刻胶图案的宽度。 由此，形成布线光刻胶215，并使通孔沟槽213到达下部布线层211。
然后，如图21C所示，在通孔沟槽213和布线沟槽215中形成 阻挡层216和籽晶层217。然后，将布线材料填充在通孔沟槽213 和布线沟槽215中。阻挡层和籽晶层216、 217防止布线材料扩散到 绝缘膜212中。在填充之后，例如通过化学机械抛光(CMP)工艺 去除过量的布线材料。由此，形成通孔218和上部布线层219。例如， 通孔218具有1 P m的厚度，上部布线层219具有1 ix m的厚度。
在包括互补金属氧化物半导体(CMOS)、双极型晶体管和功率 元件(即，半导体开关元件)的组合集成电路(IC)中，需要增加 上部布线层219的厚度，以吸收键合冲击力，提高散热，或者承受 功率元件的增大的电流。
为了增加上部布线层219的厚度，必须相应地增加绝缘膜212 的厚度。然而，当通过采用图21A-21C所示的常规方法形成具有厚 度增加的绝缘膜212时，绝缘膜212的厚度有可能是不均匀的。
此外，由于相应地提高了绝缘膜212的蚀刻量，因此布线沟槽 215的深度有可能是不均匀的。因此，要对绝缘膜212进行过蚀刻， 以确保通孔沟槽213到达下部布线层211 。如果对绝缘膜212进行过 度地过蚀刻，则通孔沟槽213的深度将变得非常小，从而使通孔218 变得非常薄。结果，下部布线层211和上部布线层219之间的距离 变得非常小，从而有可能由于泄漏电流的增大而发生短路。

发明内容
考虑到上述问题，本发明的目的是提供一种半导体器件，其中 适当地吸收键合冲击力，从而防止下层内的裂纹、以及位于半导体 器件的键合部分之下的半导体元件中的断裂。
一种半导体器件包括半导体衬底、半导体元件、层间电介质膜、 多个布线层和电极焊盘。在半导体衬底中形成半导体元件。将层间 电介质膜设置在半导体衬底上。使多个布线层形成为多层，并将其 通过层间电介质膜电耦合到半导体元件。将电极焊盘电耦合到所述 多个布线层中的顶部布线层。将电极焊盘配置为键合到金属构件， 用于将半导体元件电耦合到外部器件。
将顶部布线层配置为兼作设置在电极焊盘之下的电极层的顶部 布线一电极层。利用具有第一杨氏模量值的第一材料形成顶部布线 一电极层。利用具有小于第一杨氏模量值的第二杨氏模量值的第二 材料形成电极焊盘。将顶部布线一电极层的电极层设置在半导体元 件的正上方。使电极焊盘和电极层形成为多层，以形成焊盘结构。 层间电介质膜包括绝缘膜，其包围顶部布线一电极层，以覆盖顶部 布线一电极层的侧壁。
本发明的另一目的是提供半导体器件的布线。
本发明的另一 目的是提供一种形成半导体器件的布线的方法。


通过以下参考附图进行的详细说明，本发明的上述和其它目的、 特征和优点将变得更加明显。在附图中
图1是根据本发明第一实施例的半导体器件的截面图2A是示出图1的半导体元件的键合引线与键合焊盘之间的位 置关系的顶视图，图2B是图2A的截面图3是示出在通过构图技术形成顶部布线一电极层时半导体器 件的键合部分的截面图4是示出在以各种方式形成顶部布线一电极层时半导体器件 中的裂纹发生率的曲线的示图5A-5C是示出在使铜布线暴露于水时所观察到的现象的示意
图6是示出半导体器件的寿命、工作温度和工作电压之间的关 系的曲线的示图7是示出半导体器件中的裂纹发生率和半导体器件的顶部布 线一电极层的厚度之间的关系的曲线的示图8是示出裂纹发生率和键合焊盘的厚度之间的关系的曲线的 示图9A是示出顶部布线一电极层的外边缘与键合引线和键合焊 盘之间的接触面之间的距离和剪切应力之间的关系的曲线的示图， 图9B是示出顶部布线一电极层的外边缘和所述接触面之间的距离 的截面图IO是示出裂纹发生率和顶部布线一电极层的材料的杨氏模量 值之间的关系的曲线的示图11是示出裂纹发生率和键合焊盘的材料的杨氏模量值之间的 关系的曲线的示图12是示出材料和杨氏模量值之间的关系的表格；
图13是示出根据本发明第二实施例的半导体器件的顶部布线一 电极层的布图的顶视图14A是示出根据一种修改方案的半导体器件的键合部分的截
面图，图14B是示出根据另一种修改方案的半导体器件的键合部分 的截面图15是示出根据另一种修改方案的半导体器件的键合部分的截 面图16A是示出根据本发明第三实施例的布线形成方法的第一层 间电介质膜的形成过程的截面图，图16B是示出所述布线形成方法 的通孔沟槽形成过程的截面图17A是示出所述布线形成方法的第二层间电介质膜的形成过 程的截面图；图17B、 17C是示出所述布线形成方法的布线沟槽的 形成过程的截面图18是示出所述布线形成方法的布线成形过程的截面图19A、 19B是示出根据对第三实施例的修改的布线形成方法 的截面图20是示出根据对第三实施例的另一修改的布线形成方法的截 面图；以及
图21A-21C是示出常规布线形成方法的截面图。
具体实施例方式
参考图l，根据本发明第一实施例的半导体器件1包括集成到一 起以形成集成电路的横向扩散金属氧化物半导体(LDMOS) 10、互 补金属氧化物半导体(CMOS) 20和双极型晶体管30。半导体器件 l是通过采用绝缘体上硅(SOI)衬底2形成的。
SOI衬底2具有这样的结构，即，通过绝缘体层4在硅衬底3 的表面上设置作为有源层的硅层5。硅衬底3用作支持衬底，绝缘体 层4例如可以是氧化硅膜。硅层5包括N+型层6和形成到N+层6 的表面部分的n-型层7。在硅层5的第一、第二和第三区域中形成 LDMOS 10、 CMOS 20和双极型晶体管30。通过填充有绝缘膜9的 沟槽8使第一、第二和第三区域彼此隔离。因此，使LOMOS 10、 CMOS 20和双极型晶体管30彼此电隔离。
LDMOS 10包括设置到硅层5的N-型层7的表面部分的N型漏 极区11、 P型沟道区12和N+型源极区13。将N+接触层14形成到 N型漏极区ll的表面部分。将P型接触层15形成到P型沟道区12 的表面部分。通过硅的局部氧化(LOCOS)氧化物膜16使N型漏 极区11和P型沟道区12彼此电隔离。将栅电极18通过栅极绝缘膜 17设置在P型沟道区12上。
CMOS 20包括形成在N-型层7中的N型阱层21 、形成到N型 阱层21的表面部分的P型层22、形成到P型层22的表面部分的 N+型源极区23和形成到P型层22的表面部分的N+型漏极区24。 将栅电极26通过N+型源极区23和N+型漏极区24之间的栅极绝缘 膜25设置在P型层22上。尽管图l仅示出了CMOS 20的N沟道 MOSFET，但是还形成了 CMOS 20的P沟道MOSFET。
双极型晶体管30包括N+型集电极区31、 P型基极区32、 N+ 型发射极层33和P+型接触层34。 N+型集电极区31穿过N-型层7， 并连接到N+型层6。将P型基极区32形成到N-型层7的表面部分。 将N+型发射极层33和P+型接触层34中的每一个形成到P型基极 区32的表面部分。
布线结构50形成在SOI衬底2的表面上，其中如上所述形成每 一个元件。布线结构50依次包括形成在SOI的硅层5上的硼磷硅酸 盐玻璃(BSPG)膜51、第一布线层52、设置在BSPG膜51的接触 孔中的第一接触部分53、第一绝缘膜54、第二布线层55、设置在第 一绝缘膜54的通路孔中的第二接触部分56、第二绝缘膜57、顶部 布线一电极层58、设置在第二绝缘膜57的通路孔中的第三接触部分 59、第三绝缘膜60、作为钝化膜的P-SiN膜61和键合焊盘62。将 键合焊盘62通过形成到P-SiN膜61的开口电连接到顶部布线一电 极层58。将键合引线70电连接到布线结构50的键合焊盘62。
第一和第二布线层52、 55用作每一包括LDMOS 10、 CMOS 20 和双极型晶体管30的元件的电源线、地线和连接线。
第一接触部分53包括阻挡层金属53a和设置在阻挡层金属53a 上的钨(W)插塞53b。例如，利用钛和氮化钛(Ti/TiN)或者钽和 氮化钽(Ta/TaN)的层合膜形成阻挡层金属53a。将第一接触部分
53通过形成到BPSG膜51的接触孔电连接到LDMOS 10、CMOS 20
和双极型晶体管30中的每一个。
第一布线层52包括阻挡层金属52a和设置在阻挡层金属52a上 的铜(Cu)层52b。利用Ti/TiN或Ta/TaN的层合膜形成阻挡层金属 52a。第二布线层55包括阻挡层金属55a和设置在阻挡层金属55a 上的Cu层55b。利用Ti/TiN或Ta/TaN的层合膜形成阻挡层金属55a。
将第一布线层52设置在形成于第一绝缘膜54的第一原硅酸四 乙酯(TEOS)膜54a中的布线沟槽中。形成第一绝缘膜54的氮化 硅膜54b和第二 TEOS膜54c，以覆盖第一布线层52。氮化硅膜54b 和第二 TEOS膜54c在预定位置处具有开口，通过所述开口将第二 接触部分56电连接到第一布线层52。
第二接触部分56包括阻挡层金属56a和设置在阻挡层金属56a 上的Cu层56b。利用Ti/TiN或Ta/TaN的层合膜形成阻挡层金属56a。
将第二布线层55设置在形成于第二绝缘膜57的第一 TEOS膜 57中的布线沟槽中。形成第二绝缘膜57的氮化硅膜57b和第二TEOS 膜57c，以覆盖第二布线层55。氮化硅膜57b和第二 TEOS膜57c 在预定位置处具有开口，通过所述开口将所述第三接触部分59电连 接到第二布线层55。
第三接触部分59包括阻挡层金属59a和设置在阻挡层金属59a 上的Cu层59b。利用Ti/TiN或Ta/TaN的层合膜形成阻挡层金属59a。
顶部布线一电极层58包括阻挡层金属58a和设置在阻挡层金属 58a上的Cu层58b。利用Ti/TiN或Ta/TaN的层合膜形成阻挡层金 属58a。顶部布线一电极层58兼作每一包括LDMOS 10、 CMOS 20 和双极型晶体管30的元件的顶层的布线层和电极层。将顶部布线一 电极层58掩埋在第三绝缘膜60中，从而使顶部布线一电极层58的 所有侧壁均被第三绝缘膜60所包围。将顶部布线一电极层58的顶 表面和第三绝缘膜60的顶表面设置在基本相同的水平面上。因此， 顶部布线—电极层58的顶表面相对于第三绝缘膜60的顶表面基本 上是平的。顶部布线一电极层58的厚度大于第一线路层52和第二 布线层55中的每一个的厚度。
如上所述，顶部布线一电极层58兼作顶部布线层和电极层。通 过这种方法，可以将顶部布线层构造为具有大厚度，从而与分别构 造顶部布线层和电极层的情况相比，能够减小布线电阻。此外，在 同一制造过程中形成顶部布线层和电极层，从而而可以简化制造过 程。
将顶部布线一电极层58的一部分电连接到所述元件的一部分。 大电流流经所述元件的这一部分。在从图1的上侧观看时，顶部布 线一电极层58在该部分具有较大的面积(即，体积)。具体地，将 顶部布线一 电极层58的一部分电连接到LDMOS 10的N型漏极区 11和N+型源极区13。在从图1的上侧观看时，顶部布线一电极层 58在该部分处具有较大的面积。
顶部布线一电极层58还用作位于键合焊盘62的下层上的下部 电极层。因此，利用具有大于或等于1.0Xl(^kg/mn^的大杨氏模量 值的材料形成顶部布线一电极层58。在本实施例中，Cu层58b用作 顶部布线一电极层58的基础材料。或者，可以利用铜合金、钛(Ti)、 钩(W)、镍(Ni)、铬(Cr)、钯(Pd)、铂(Pt)、锰(Mn)、锌(Zn)、 掺杂硅、掺杂多晶硅等形成顶部布线一电极层58。此外，必须考虑 顶部布线一电极层的可加工性、电导率和热导率，因为顶部布线一 电极层58兼作顶部布线层。此外，必须考虑顶部布线一电极层58 和金(Au)之间的相互扩散系数，因为键合引线70是利用金(Au) 形成的。具体地，当顶部布线一电极层58和金(Au)之间的相互扩 散系数小时，可以防止键合引线70的金的扩散。因此，优选利用铜 (Cu)或铜合金形成顶部布线一电极层58。在这种情况下，可以通 过采用铜(Cu)镶嵌工艺来实现布线的微制造和布线电阻的降低。
顶部布线一电极层58在引线键合过程中受到冲击力。冲击力沿 垂直方向和横向施加到顶部布线一电极层58。将顶部布线一电极层 58掩埋和固定在具有硬度的第三绝缘膜60中。第三绝缘膜60有效 地防止顶部布线一电极层因冲击力而发生变形。例如，当在典型的 键合条件下执行引线键合时，可以通过将顶部布线一电极层58的厚 度设为大于或等于0.3微米(u m)，优选设为0.7 P m而适当地防止
顶部布线一电极层58的变形。在典型的键合条件下，利用4N_Au (即99.99%Au)或l%Pd—Au形成键合引线70，键合引线70的直 径处在30nm和38wm之间，键合力处在25克和125克之间，超 声功率处在75和255之间，温度为230摄氏度。超声功率的值表示 典型的引线键合机的设定值。所述设定值取决于引线键合机的类型， 并在75和225之间变化。
禾拥TEOS膜形成第三绝缘膜60，并将其设置在第二绝缘膜57 和第三接触部分59上。第三绝缘膜60的厚度等于顶部布线一电极 层58的厚度。将顶部布线一电极层58设置在形成于第三绝缘膜60 中的沟槽中。
P-SiN膜61对应于钝化膜，并且例如可以利用化学气相淀积 (CVD)膜形成该P-SiN膜。P-SiN膜61覆盖第三绝缘膜60和顶部 布线一电极层58。 P-SiN膜61具有其中设置键合焊盘62的开口。 代替P-SiN膜，可以采用具有防潮性和电绝缘性的膜作为钝化膜。
将键合焊盘62通过形成在P-SiN膜61中的开口电连接到顶部 布线一电极层58。将包括LDMOS 10、 CMOS 20和双极型晶体管 30的每一元件通过键合到键合焊盘62的引线电连接到外部器件。
利用其杨氏模量值使得其在引线键合过程中因冲击力而发生塑 性变形的材料形成键合焊盘62。具体地，利用杨氏模量值小于顶部 布线一电极层58的杨氏模量值的材料形成键合焊盘62。例如，禾, 杨氏模量值小于或等于8.0X103 kg/m2的材料形成键合焊盘62。在 本实施例中，利用铝(A1)形成键合焊盘62。或者，可以利用金(Au)、 银(Ag)、铅(Pb)、锡(Sn)等形成键合焊盘62。
使键合焊盘62发生塑性变形以吸收引线键合过程中的冲击力。 设置键合焊盘62的厚度，以便在将键合引线70引线键合到键合焊 盘62之后通过键合焊盘62使键合引线70与顶部布线一电极层58 隔离。简而言之，设置键合焊盘62的厚度，以便使键合引线70在 引线键合过程中不穿透键合焊盘62。通过这种方法，键合焊盘62 能够吸收引线键合过程中的冲击力。例如，在典型的键合条件下， 当键合焊盘62的厚度大于或等于0.5 u m时，键合焊盘62能够适当
吸收引线键合过程中的冲击力。当键合焊盘62的厚度大于或等于1 U m时，键合焊盘62能够确实地吸收引线键合过程中的冲击力。
在本实施例中，利用键合焊盘62和顶部布线一电极层58的电 极层部分形成焊盘结构。如果顶部布线一电极层58和键合焊盘62 均利用具有大杨氏模量值的材料而形成，则引线键合过程中的冲击 力将被直接传递到顶部布线一电极层58。结果，层间电介质膜产生 裂纹，元件发生断裂。相反，如果顶部布线一电极层58和键合焊盘 62均利用具有小杨氏模量值的材料而形成，则顶部布线一电极层58 和键合焊盘62均会因引线键合过程中的冲击力而发生塑性变形。结 果，层间电介质膜产生裂纹，元件发生断裂。为了防止层间电介质 膜内的裂纹以及元件中的断裂，利用具有小杨氏模量值的材料形成 作为上层的键合焊盘62，利用具有大杨氏模量值的材料形成作为下 层的顶部布线一电极层58。
顶部布线 一 电极层58和键合焊盘62形成在形成了包括LDMOS 10、 CMOS 20和双极型晶体管30的每一元件的单元部分的正上方。 因此，可以在无需使接触部分53、 56、 59和布线层57延伸到单元 部分之外的情况下，将每一元件电连接到顶部布线一电极层58和键 合焊盘62。通过这种方法，可以减小布线电阻和寄生电感。此外， 半导体器件1能够具有布线图案的高设计灵活度。
例如，可以利用金(Au)引线形成键合引线70。例如，可以通 过超声引线键合将键合引线70电连接到键合焊盘62。键合引线70 在其末端具有键合球，并且在键合球处引线键合到键合焊盘62。图 2A、 2B示出键合引线70的键合球与顶部布线一 电极层58和键合焊 盘62之间的位置关系。如图2A所示，键合球与键合焊盘62引线键 合到一起的接触面71的外边缘与Cu层58b的外边缘在横向上相隔 距离Ll、 L2。接触面71的外边缘与Cu层59b的外边缘在横向上相 隔距离L3、 L4。在本实施例中，将顶部布线一电极层58的宽度设 置成使距离L1和L2中的每一个大于或等于1 um。优选将顶部布线 一电极层58的宽度设置成使距离L3和L4中的每一个大于或等于1 U m。
在根据本实施例的半导体器件1中，将顶部布线一电极层58设 置在形成了作为功率元件(即功率半导体开关元件)的LDMOS 10 的单元部分的正上方。顶部布线一 电极层58兼作顶部布线层和电极 层。将顶部布线层电连接到单元部分中的元件。电极层构成焊盘结 构的一部分。
由于顶部布线一电极层58兼作顶部布线层和电极层，因此可以 减小功率元件中的布线电阻。此外，顶部布线一电极层58的布线层 具有大体积，从而可以有效地散热。此外，降低了在引线键合过程 中冲击力向下部布线层的传递，从而可以防止层间电介质膜内的裂 纹以及元件中的断裂。此外，由于在同一制造过程中形成顶层的布 线层和电极层，因此能够简化制造过程。
因此，即使当在单元部分的正上方使布线层和键合焊盘62电连 接时，也可以在没有额外的制造工艺的情况下防止键合焊盘62和下 部布线层内的裂纹以及元件中的断裂。此外，由于减小了布线的有 效长度，因此可以减小半导体器件l中的布线电阻和寄生电感。
根据本实施例，将顶部布线一电极层58的顶表面和第三绝缘膜 60的顶表面设置在基本相同的水平面上，从而通过顶表面形成基本 平坦的表面。当通过构图技术形成顶部布线一电极层58时，顶部布 线一电极层58可以具有如图3所示的不同水平部分。如果将键合焊 盘62和键合引线70设置在所述不同水平部分上，由于应力而在所 述不同水平部分的拐角58c处出现晶间裂纹。结果，键合引线70中 的金(An)和键合焊盘62中的铝(Al)的相互扩散层进入产生裂纹 的拐角58c，并蔓延到下部布线层。在本实施例中，将顶部布线一电 极层58的顶表面和第三绝缘膜60的顶表面设置在基本相同的水平 面上。通过这种方法，可以确保顶部布线一电极层58的阻挡能力， 从而顶部布线一电极层58可以防止金(Au)和铝(Al)的相互扩散 层向下部布线层蔓延。
此外，根据本实施例，由于顶部布线一电极层58的侧壁被第三 绝缘膜60包围，因此可以在引线键合过程中防止顶部布线一 电极层 58横移(sway)。因此，可以限制顶部布线一电极层58与基底金属
的附着力的下降。此外，可以防止层间电介质膜内的裂纹。此外，
还可以限制由减薄的键合焊盘62所引起的涂覆能力的下降。
图4示出在制造半导体器件之后使该半导体器件处在250摄氏 度(°C)的温度下持续1870分钟时的该半导体器件内的裂纹发生率 的曲线。第一条曲线情况1表示利用铝(Al)形成顶部布线一电极 层58的情况。第二条曲线情况2表示通过溅射生长厚度为2 u m的 的铜(Cu)层且以顶部布线一电极层58具有不同水平部分的方式通 过对铜(Cu)层进行蚀刻来形成顶部布线一电极层58的情况。第三 条曲线情况3表示通过电镀形成厚度为2!im的的铜(Cu)层且以 顶部布线一电极层58的顶表面基本上平齐(与本实施例类似)的方 式形成顶部布线一电极层58的情况。从图4中可以看出，通过使顶 部布线一电极层58的顶表面基本平齐可以降低裂纹发生率。因此， 即使在高温条件下也可以确保顶部布线一电极层58的阻挡能力。
根据本实施例，作为钝化膜的P-SiN膜61覆盖了除设置键合悍 盘62的部分以外的顶部布线一电极层58。通过这种方法获得了以下 述效果。
图5A-5C是示出在使铜布线暴露于水时所观察到的现象的示意 图。当在高温和高湿度条件下使用半导体器件1时，使顶部布线一 电极层58中的铜(Cu)电离，从而可能产生水的电解，如图5A所 示。结果，铜变为阳极，而具有不同电势的相邻布线变为阴极。然 后，如图5B所示，形成反应层(即，树枝状晶体)80，并且其从阳 极生长到阴极。结果，如图5C所示，顶部布线一电极层58连接到 相邻布线，从而发生短路。相反，根据本实施例，由于作为钝化膜 的P-SiN膜61覆盖了除设置键合焊盘62的部分以外的顶部布线一 电极层58，因此可以防止反应层80的形成。此外，可以防止顶部布 线一电极层58的表面的氧化，并且可以防止来自工厂的污水。
图6示出当利用作为钝化膜的P-SiN膜61覆盖顶部布线一电极 层58时的半导体器件1的寿命、工作温度和工作电压之间的关系。 将半导体器件1的寿命定义为半导体器件1正常工作的时间段。具 体地，将半导体器件1的寿命定义为一段时间，在这段时间后反应
层80生长到250 um，从而使顶部布线一电极层58通过反应层80 与相邻布线短路。从图6中可以看出，可以通过利用钝化膜覆盖顶 部布线一 电极层58来提高半导体器件1的寿命。
根据本实施例，将顶部布线一电极层58的厚度设为大于或等于 0.3tim，优选为0.7 um，更优选为lPm。基于下述试验结果确定 顶部布线一电极层58的厚度。
图7示出当顶部布线一电极层58的厚度从0li m变化到5 u m、 第三接触部分59的厚度固定为1 ix m、且键合焊盘62的厚度固定为 1 u m时的半导体器件1中的裂纹发生率的曲线。从图7中可以看出， 随着顶部布线一电极层58的厚度变大，顶部布线一电极层58的变 形变小，从而可以降低裂纹发生率。当顶部布线一电极层58的厚度 增加到0.3um时，裂纹发生率降至0.5%以下。当顶部布线一电极 层58的厚度增加到0.7 u m以上时，裂纹发生率变为0%。当顶部布 线一电极层58的厚度增加到1 u m时，裂纹发生率确实变为0%。 因此，在本实施例中，将顶部布线一电极层58的厚度设为大于或等 于0.3um，优选为0.7um，更优选为ltim。
顶部布线一电极层58的厚度的上限取决于某些因素，例如对顶 部布线一电极层58的涂覆工艺的时间压力。然而，从降低裂纹发生 率的角度来看，对于顶部布线一电极层58的厚度不存在上限。根据 实验结果，即使当顶部布线一电极层58的厚度增加到5um时，裂 纹发生率也确实变为0%。
在利用具有大杨氏模量值的材料(例如，铜或铜合金)形成位 于顶部布线一电极层58的下层上的第三接触部分59时，可以将接 触部分59的厚度考虑在内。简而言之，当将顶部布线一电极层58 和接触部分59的总厚度设为等于或大于0.7 P m时，裂纹发生率确 实降为0%。在本实施例中，由于利用铜形成接触部分59 (即，铜 层59b)，因此与利用具有小杨氏模量值的材料形成接触部分59的情 况相比，能够减小顶部布线一电极层58的厚度。
根据本实施例，将键合焊盘62的厚度设为大于或等于0.5um， 优选为1 li m。基于下述试验结果确定键合焊盘62的厚度。 图8示出当键合焊盘62的厚度从0um变化到3um、顶部布 线一电极层的厚度固定为2lim、且第三接触部分59的厚度固定为 1 u m时的半导体器件1中的裂纹发生率的曲线。从图8中可以看出， 随着顶部键合焊盘62的厚度变大，提高了由键合焊盘62吸收的冲 击力，从而可以降低裂纹发生率。当键合焊盘62的厚度增加到0.5 W m时，裂纹发生频降至0.5%以下。当键合焊盘62的厚度增加到1 时，裂纹发生率变为0%。因此，在本实施例中，将键合焊盘 62的厚度设为大于或等于0.5um，优选为lum。
键合焊盘62的厚度的上限取决于某些因素，例如对键合焊盘62 的涂覆工艺的时间压力以及对键合焊盘62的构图工艺的精确度压 力。但是，从降低裂纹发生率的角度考虑，对于键合焊盘62的厚度 不存在上限。根据实验结果，即使当键合焊盘62的厚度增加到3u m时，裂纹发生率也变为0%。
根据本实施例，如图1和图2所示，设置顶部布线一电极层58 的Cu层58b的宽度，从而使键合引线70的键合球与键合焊盘62 之间的接触面71的外边缘与Cu层58b的外边缘在横向上至少相隔 lum。基于下述分析结果确定Cu层58b的宽度。
图9A示出对键合引线70的键合球的外边缘处的剪切应力的分 析的模拟结果。在所述剪切应力分析中，如图9B所示，将由铝(Al) 形成的键合焊盘62设置在由铜(Cu)形成的顶部布线一电极层58 上，并且将由金(Au)形成的键合引线70设置在键合焊盘62上。 通过改变键合引线70的键合球的外边缘与顶部布线一电极层58的 外边缘之间在横向上的距离来执行剪切应力分析。
如图9A所示，当距离为零时，剪切应力最大。随着距离的增大， 剪切应力降低。具体地，当距离沿正向增大时，剪切应力最终降为 零。相反，当距离沿负向增大时，剪切应力不会下降到某一值以下。 例如，当假设在大于4.8X1(T5 (N/um2)的剪切应力下产生裂纹时， 可以通过将所述距离设为大于或等于正1 u m来使剪切应力降至4.8 X1(T5 (N/um2)以下。因此，在本实施例中，设置顶部布线一电极 层58的Cu层58b的宽度，从而使键合引线70的键合球与键合焊盘
62之间的接触面71的外边缘与Cu层58b的外边缘在横向上至少相 隔1 n m。
根据本实施例，利用具有大于或等于1.0X104 kg/mm2的大杨氏 模量值的材料形成顶部布线一电极层58。基于下述试验结果确定顶 部布线一电极层58的杨氏模量值。
图10示出当第三接触部分59的厚度固定为lPm、键合焊盘 62的厚度固定为1 U m、顶部布线一 电极层58的厚度固定为2 u m、 且顶部布线一电极层58的材料在锡(Sn)、铝(Al)、钛(Ti)、铜 (Cu)和钩(W)之间变化时的半导体器件1中的裂纹发生率的曲 线。从图IO中可以看出，当利用具有小杨氏模量值的锡(Sn)或者 铝(Al)形成顶部布线一电极层58时，裂纹发生率高。相反，当利 用杨氏模量值大于锡(Sn)和铝(Al)中的每一个的杨氏模量值的 钛(Ti)、铜(Cu)或者钩(W)形成顶部布线一电极层58时，裂 纹发生率基本为零。钛(TO具有IXIO4 kg/mm2的杨氏模量值，并 且钛(Ti)的杨氏模量值小于铜(Cu)和钨(W)中的每一个的杨 氏模量值。因此，在本实施例中，利用杨氏模量值大于或等于1X104 kg/mm2的材料形成顶部布线一电极层58。
根据本实施例，利用具有小于或等于8.0X 103 kg/mm2的小杨氏 模量值的材料形成键合焊盘62。基于下述试验结果确定键合焊盘62 的杨氏模量值。
图11示出当第三接触部分59的厚度固定为1 li m、键合焊盘62 的厚度固定为lPm、顶部布线一电极层58的厚度固定为2um、且 键合焊盘62的材料在锡(Sn)、铝(Al)、钛(Ti)、铜(Cu)和钨
(W)之间变化时的半导体器件1中的裂纹发生率的曲线。从图11 中可以看出，当利用具有较大杨氏模量值的钛(Ti)、铜(Cu)或者 钨(W)形成键合焊盘62时，裂纹发生率高。相反，当利用具有小 杨氏模量值的锡(Sn)或者铝(Al)形成键合焊盘62时，裂纹发生 率基本为零。铝(Al)具有8.0X103 kg/mm2的杨氏模量值，并且铝
(Al)的杨氏模量值大于锡(Sn)的杨氏模量值。因此，在本实施 例中，利用杨氏模量值小于或等于8.0X103 kg/mm2的材料形成键合
焊盘62。
从图10、 11中可以看出，裂纹发生率取决于形成顶部布线一电 极层58和键合焊盘62的材料的杨氏模量值。因此，可以利用除图 10、 11所示的材料以外的其他材料形成顶部布线一电极层58和键合 焊盘62。例如，可以利用图12所示的材料形成顶部布线一电极层 58和键合焊盘62。
如上所述，在根据本实施例的半导体器件1中，顶部布线一电 极层58的所有侧壁均被第三绝缘膜60包围，从而将顶部布线一电 极层58掩埋和固定在第三绝缘膜60中。因此，可以减小由引线键 合过程中的冲击力导致的顶部布线一电极层58的变形。
利用杨氏模量值大于或等于1X104 kg/mm2的材料形成顶部布 线一电极层58。将顶部布线一电极层58的厚度设为大于或等于0.3 Um，优选为0.7um，更优选为lum。通过这种方法，适当地防止 顶部布线一电极层58的变形，从而可以防止位于顶部布线一电极层 58之下的元件和层间电介质膜内的裂纹。
利用杨氏模量值小于或等于8.0X 103 kg/mm2的材料形成键合焊 盘62。将键合焊盘62的厚度设为大于或等于0.5 u m，优选为1 U m。 通过这种方法，键合焊盘62适当地吸收引线键合过程中的冲击力， 从而可以防止元件和层间电介质膜内的裂纹。
以下将说明半导体器件1的制造方法。按照常规方式将LDMOS 10、 CMOS 20和双极型晶体管30形成到SOI衬底2。按照常规方式 形成布线结构50的BSPG膜51、第一布线层52、第一接触部分53、 第一绝缘膜54和第二接触部分56。
在形成第二接触部分56之后，形成第二绝缘膜57的第一 TEOS 膜57，使得第一 TEOS膜57的厚度近似等于稍后形成的第二布线层 55的厚度。然后，通过光蚀刻工艺将第二布线层55的沟槽形成到第 一 TEOS膜57的预定位置。然后，形成阻挡层金属55a和Cu层55b。 然后，通过CMP抛光工艺将第二布线层55设置在第一 TEOS膜57a 的沟槽内，其中第一TEOS膜57a用作阻止层。然后，形成氮化硅 膜57b以覆盖第一 TEOS膜57a和第二布线层55的表面。
然后，形成第二 TEOS膜57c，使得第二 TEOS膜57c的厚度近 似等于稍后形成的第三接触部分59的厚度。例如，形成第二TEOS 膜57c，使得第二 TEOS膜57c的厚度大约为1 u m。然后，通过光 蚀刻工艺将第三接触部分59的沟槽形成到第二 TEOS膜57c和氮化 硅膜57b的预定位置。然后，形成阻挡层金属59a和Cu层59b。然 后，通过CMP抛光工艺将第三接触部分59设置在氮化硅膜57b和 第二 TEOS膜57c的沟t曹内，其中第二 TEOS膜57c用作阻止层。
然后，形成第三绝缘膜60，使得第三绝缘膜60的厚度近似等于 稍后形成的顶部布线一电极层58的厚度。具体地，形成第三绝缘膜 60,使得顶部布线一电极层58的厚度大于或等于0.5lim，优选为1 um。然后，通过光蚀刻工艺将顶部布线一电极层58的沟槽形成到 第三绝缘膜60的预定位置。然后，形成阻挡层金属58a和Cu层58b， 其具有大杨氏模量值。然后，通过CMP抛光工艺将顶部布线一电极 层58设置在第三绝缘膜60的沟槽中，其中第三绝缘膜60用作阻止 层。由此，顶部布线一电极层58具有大厚度，并且顶部布线一电极 层58的所有侧壁均被第三绝缘膜60包围。此外，作为CMP抛光工 艺的结果，顶部布线一电极层58的顶表面相对于第三绝缘膜60的 顶表面变得平齐。
然后，在形成P-SiN膜61之后，将键合焊盘62的开口形成到 P-SiN膜61的预定位置。然后，形成具有小杨氏模量值的金属材料， 并通过构图工艺使其成形为键合焊盘62。然后，将键合引线70引线 键合到键合焊盘62。由此，制造根据本实施例的半导体器件。
以下将参考图13对本发明的第二实施例进行说明。如图13所 示，第二实施例是指在其中形成顶部布线一电极层58的层上存在自 由空间90的情况。自由空间90是除其中形成LOMOS 10、由CMOS 20和双极型晶体管30构成的逻辑电路以及用于电连接逻辑电路的 每一部分的键合焊盘62的区域之外的区域。
将顶部布线一电极层58的虚拟图案91形成到自由空间90，将 键合焊盘62形成在虚拟图案91上，从而使键合引线70通过键合焊 盘62可连接到顶部布线一电极层58。只要容纳半导体器件1的封装
的管脚数量被允许，那么就能够通过键合引线70连接管脚和虚拟图 案91。
根据第二实施例，将顶部布线一电极层58的虚拟图案91形成 到自由空间90。通过这种方法，可以提高热容量和散热面积，从而 可以有效地释放热量。此外，当将虚拟图案91连接到键合引线70 时，还通过键合引线70散热。由此，提高了散热效率。此外，可以 通过将顶部布线一 电极层58的虚拟图案91形成到自由空间90而容 易并准确地使顶部布线一电极层58平坦化。 (修改)
可以通过各种方式修改上述第一和第二实施例。在上述实施例 中，通过使用SOI衬底2形成半导体器件1 。在SOI衬底2中，绝 缘膜9降低了热导率。顶部布线一电极层58补偿了热导率的降低。 或者，可以通过使用诸如单晶硅(single silicon)衬底的其它衬底形 成半导体器件l。
在上述实施例中，半导体器件1包括LDMOS 10、 CMOS 20和 双极型晶体管30。或者，半导体器件1可以包括消耗大电流(例如， 至少10安培)的功率元件。
在形成于半导体器件1中的LDMOS 10、 CMOS 20和双极型晶 体管30之外或替代它们，半导体器件1可以包括位于其上的无源元 件。
在上述实施例中，与顶部布线一电极层58—样，利用具有大杨 氏模量值的材料形成第三接触部分59。或者，与键合焊盘62—样， 可以利用具有小杨氏模量值的材料形成第三接触部分59。
在上述实施例中，利用具有大杨氏模量值的材料形成顶部布线 一电极层58。或者，可以利用具有小杨氏模量值的材料形成顶部布 线一电极层58的侧壁(例如，阻挡层金属58a)。
在上述实施例中，将键合焊盘62电连接到键合引线70，从而可 以通过键合引线70将半导体器件1电连接到外部器件。或者，可以 将键合悍盘62电连接到金属凸起。
在上述实施例中，顶部布线一电极层58的顶表面相对于第三绝
缘膜60的顶表面基本平齐。"基本平齐"的含义包括顶部布线一电 极层58的顶表面从第三绝缘膜60略微凹陷或突出的情况，如图14A 和14B所示。
在上述实施例中，在形成作为钝化膜的P-SiN膜61之后形成键 合焊盘62，并且键合焊盘62部分位于比P-SiN膜61所在的层更高 的层上。或者，可以在形成P-SiN膜61之前形成键合焊盘62。当在 P-SiN膜61之前形成键合焊盘62时，可以通过P-SiN膜61覆盖键 合焊盘62，如图15所示。如前所述，利用具有小杨氏模量值的材料 形成键合焊盘62，并且可以通过键合冲击力使其塑性变形。通过利 用P-SiN膜61覆盖键合焊盘62，可以通过P-SiN膜61防止由于键 合冲击力而导致的键合焊盘62的横向移动。
以下将参考图16A-18对本发明的第三实施例进行说明。第三实 施例是指形成具有大厚度的布线层的方法。例如，可以采用根据第 三实施例的布线形成方法，以形成半导体器件1的顶部布线一电极 层58。
(第一层间电介质膜形成工艺)
首先，制备衬底110。如图16A所示，预先在衬底110的表面 110a上形成下部布线层111。衬底110为硅衬底、SOI衬底等。利用 铜(Cu)、铝(Al)、钼(Mo)等形成下部布线层111。下部布线层 lll可以设有用于防止扩散的阻挡层(未示出)。
然后，在衬底110的表面110a上形成第一层间电介质膜112。 第一层间电介质膜112具有足以在其中形成通孔沟槽113和布线沟 槽115的第一厚度tl。第一层间电介质膜112优选为低k膜，以降 低串t尤。在本实施例中，第一层间电介质膜112是具有3.5um的第 一厚度tl的二氧化硅(Si02)膜，并且其通过化学气相淀积(CVD) 工艺而形成。或者，第一层间电介质膜112可以是低k膜，例如SiOC 膜、FSG膜、PSG膜、BPSG膜、SOG膜等。 (通孔沟槽形成工艺)
然后，在第一层间电介质膜112的表面上淀积光刻胶。然后， 通过光刻工艺形成对应于用于连接下部布线层111和上部布线层 119的通孔沟槽113的第一光刻胶图案。
然后，如图16B所示，通过使用第一光刻胶图案作为掩模沿厚 度方向对第一层间电介质膜112实施第一各向异性蚀刻工艺。由此， 形成具有宽度wl (例如，lum)的通孔沟槽113。例如，通过调整 干法蚀刻工艺中的条件，例如气体组成、压力和输出，来执行第一 各向异性蚀刻。将第一各向异性蚀刻工艺中的蚀刻量设为第一厚度 tl，从而使通孔沟槽113到达下部布线层111。在这种情况下，下部 布线层111可以用作为蚀刻阻止层。由此，通孔沟槽113具有等于 第一层间电介质膜112的第一厚度tl的均匀深度，并且通孔沟槽113 的底部变平。在形成通孔沟槽113之后，通过常规工艺去除第一光 刻胶图案。
(第二层间电介质膜形成工艺)
然后，如图17A所示，将第二层间电介质膜114形成在第一层 间电介质膜112上，其中形成通孔沟槽113。将第二层间电介质膜 114的第二厚度t2设为等于或小于第一层间电介质膜112的第一厚 度tl。例如，第二层间电介质膜114为二氧化硅(Si02)膜，并且 具有2.5 u m的第二厚度t2。可以利用不同的材料形成第一和第二层 间电介质膜112和114。
还在通孔沟槽113的底部淀积第二层间电介质膜114， 一直淀积 到等于第二厚度t2的深度。结果，通孔沟槽113沿深度方向升高了 等于第二层间电介质膜114的第二厚度t2的距离。还在通孔沟槽113 的内表面上淀积第二层间电介质膜114。结果，在通孔沟槽113的内 表面上形成倾斜部分113a，从而使通孔沟槽113朝向底部变窄。
在本实施例中，由于分别形成第一和第二层间电介质膜，因此 通孔沟槽113可以具有小的纵横比。由此，尽管通孔沟槽113具有 窄宽度，但是通孔沟槽113能够容易地抵达下部布线层111。 (布线沟槽形成工艺)
然后，在第二层间电介质膜114的表面上淀积光刻胶。然后， 通过光刻工艺形成对应于用于上部布线层119的布线沟槽115的第 二光刻胶图案。对应于第一光刻胶图案使第二光刻胶图案成形，并
且将第二光刻胶图案的宽度设为大于第一光刻胶图案的宽度。
然后，如图17B所示，通过使用第二光刻胶图案作为掩模沿厚 度方向对第二层间电介质膜114实施第二各向异性蚀刻。由此，形 成具有宽度w2 (例如，1.5um)的布线沟槽115。例如，通过调整 干法蚀刻工艺中的条件，例如气体组成、压力和输出，来执行第二 各向异性蚀刻。将第二各向异性蚀刻工艺中的蚀刻量设为大于第二 厚度t2的第三厚度t3。例如，第三厚度t3为5ixm。
在第二各向异性蚀刻的早期阶段，根据第二光刻胶图案形成布 线沟槽115。因此，在保持其形状的同时，使通孔沟槽113沿深度方 向下降。
然后，当通孔沟槽113的底部到达下部布线层111时，下部布 线层111用作蚀刻阻止层。因此，随着第二各向异性蚀刻工艺的进 行，布线沟槽115的深度增加。此外，随着布线沟槽115的深度的 增加，通孔沟槽113的深度减小。如图17C所示，当通孔沟槽113 的深度变得等于厚度t4时，就完成了第二各向异性蚀刻工艺。
由此，将具有1.5 ix m的宽度和5 li m的深度的布线沟槽115形 成到第一和第二层间电介质膜112、 114。将具有倾斜部分113a的通 孔沟槽113形成到位于布线沟槽115的中央的第一层间电介质膜 112。由于倾斜部分113a，通孔沟槽113以如下方式朝向底部变窄 通孔沟槽113具有1 li m的顶部宽度wl以及处于0.5 u m和0.8 U m 之间的底部宽度w3。
通过将第二各向异性蚀刻工艺中的蚀刻量设为大于第二层间电 介质膜114的第二厚度t2，可以使通孔沟槽113的底部确实到达下 部布线层lll。此外，通过这种方法，通孔沟槽113可以具有等于厚 度t4的均匀深度。
在形成布线沟槽115之后，通过常规工艺去除第二光刻胶图案。 (布线形成工艺)
然后，通过利用诸如铜(Cu)的导电布线材料填充通孔沟槽113 和布线沟槽115来形成布线。
首先，在通孔沟槽113和布线沟槽115的内壁上形成阻挡层116。
阻挡层116防止布线材料扩散到第一和第二层间电介质膜112、 114 中。例如，阻挡层116是通过PVD工艺或CVD工艺形成的氮化钽 (TaN)层或氮化钛(TiN)层。
然后，在阻挡层116的表面上形成籽晶层117。在填充布线材料 时，籽晶层117用作电极。例如，通过铜溅射形成籽晶层117。
然后，通过电镀以布线材料填充通孔沟槽113和布线沟槽115。 在填充之后，通过CMP工艺去除沟槽113、 115之外的过量布线材 料，从而可以使上部布线层119平坦化。或者，可以通过诸如回蚀 工艺的其它工艺使上部布线层119平坦化。
由于通孔沟槽113具有倾斜部分113a，因此与通孔沟槽113没 有倾斜部分的情况相比，可以容易地将阻挡层116和籽晶层117形 成到通孔沟槽113。因此，很好地形成籽晶层117，从而可以确保以 布线材料填充通孔沟槽113。可以形成具有所期望的形状的通孔118。
由此，在第一和第二层间电介质膜112、 114中形成具有1.5um 的宽度和5um的厚度的上部布线层119。在第一层间电介质膜112 中形成具有lum的顶部宽度以及处于0.5um和0.8um之间的底 部宽度的通孔118。
在本实施例中，布线材料为铜(Cu)。或者，布线材料可以是铝 (Al)。在这种情况下，通过回流工艺以布线材料(即，铝)填充通 孔沟槽113和布线沟槽115。
如上所述，在第一层间电介质膜形成工艺中，在衬底110的表 面110a上形成第一层间电介质膜112。然后，在通孔沟槽形成工艺 中，对第一层间电介质膜112进行各向异性蚀刻直到暴露下部布线 层111为止，由此形成通孔沟槽U3。然后，在第二层间电介质膜形 成工艺中，在第一层间电介质膜112和通孔沟槽113上形成第二层 间电介质膜114。然后，在布线沟槽形成工艺中，通过对第一和第二 层间电介质膜112、 114进行各向异性蚀刻而将通孔沟槽113和布线 沟槽115连接起来。将第二层间电介质膜形成工艺和布线沟槽形成 工艺重复一定的次数。然后，在布线形成工艺中，以布线材料填充 通孔沟槽113和布线沟槽115，从而形成通孔118和上部布线层119。
通孔沟槽形成工艺确保通孔沟槽113具有等于第一层间电介质 膜112的厚度的厚度。因此，通过将布线沟槽形成工艺中的蚀刻量 设为大于第二层间电介质膜114的厚度，可以使通孔沟槽113确实 到达下部布线层13。
通过这种方法，可以在不进行过蚀刻的情况下使通孔118具有 所期望的厚度(即，深度)。因此，可以使下部和上部布线层lll和 119之间的第一层间电介质膜112保持足够的厚度，从而防止由于泄 漏电流的增大而导致的短路。
根据本实施例，通孔118可以具有所期望的厚度，并且还可以 形成具有大厚度的上部布线层119。
在第二层间电介质膜形成工艺中，将第二层间电介质膜114的 厚度设为小于或等于第一层间电介质膜112的厚度。因此，可以减 小连接通孔沟槽113和布线沟槽115所需的蚀刻量，从而可以使通 孔沟槽113的厚度均匀。
在布线沟槽形成工艺中，将第一和第二层间电介质膜112、 114 蚀刻至大于第二层间电介质膜114的厚度的深度。通过这种方法， 通孔沟槽113可以确实到达下部布线层111。
通孔沟槽113具有倾斜部分113a，从而使通孔沟槽113的宽度 朝向下部布线层111变窄。通过这种方法，可以将阻挡层116和籽 晶层117 —直形成到通孔沟槽113的底部。因此，能够以布线材料 确实地填充通孔沟槽113，从而使通孔118能够具有与通孔沟槽113 相同的形状。
可以通过各种方式修改上述第三实施例。在第三实施例中，在 通孔沟槽形成工艺中下部布线层111用作阻止层。或者，可以在下 部布线层111的表面上预先形成蚀刻阻止层。利用相对于第一层间 电介质膜112具有大蚀刻选择性的材料形成蚀刻阻止层。例如，可 以利用氮化硅(Si3N4)或碳化硅(SiC)形成蚀刻阻止层。在布线形 成工艺之前通过蚀刻工艺去除蚀刻阻止层。
在重复一定次数的第二层间电介质膜形成工艺和布线沟槽形成 工艺之后，执行布线形成工艺。通过这种方法，可以增加上部布线
层119的厚度。
例如，如图19A、 19B所示，在形成最下层上的第二层间电介 质膜114a且形成一次布线沟槽115之后，使第二层间电介质膜 114b-114e彼此叠置。例如，第二层间电介质膜114b-114e中的每一 个具有2ym的厚度。每当叠置第二层间电介质膜114b-114e中的一 个时，执行第二层间电介质膜形成工艺和布线沟槽形成工艺，以形 成布线沟槽115。在这种情况下，布线沟槽115的宽度朝向下部布线 层111变窄。然后，在叠置顶层上的第二层间电介质膜114e之后， 执行布线形成工艺。在布线形成工艺中，以布线材料填充通孔沟槽 113和布线沟槽115。由此，形成通孔U8和上部布线层119。在这 种情况下，上部布线层119具有13lim的大厚度。
在形成上部布线层119之后，通过执行从第一层间电介质膜形 成工艺到布线形成工艺的一系列工艺，而在上部布线层119上形成 新的通孔和新的上部布线层。通过这种方法，可以增加上部布线层 119的厚度。
例如，如图20所示，在形成通孔118a和上部布线层119a之后，
执行从第一层间电介质膜形成工艺到布线形成工艺的一系列工艺， 从而在上部布线层U9a上依次叠置新的通孔118b和新的上部布线 层119b。由此，可以增加上部布线层的厚度。如图20所示，由于上 部布线层119a比下部布线层111宽，因此通孔118b可以宽于通孔 118a。同样地，上部布线层119b可以宽于上部布线层119a。
可以将这样的变化和修改理解为处于由所附权利要求书所限定 的本发明的范围内。
权利要求
1、一种半导体器件，包括半导体衬底(2)；形成在所述半导体衬底(2)中的半导体元件(10、20、30)；设置在所述半导体衬底(2)上的层间电介质膜(51、54、57、60)；多个布线层(52、55、58)，使其形成为多层，并且通过所述层间电介质膜(51、54、57、60)将其电耦合到所述半导体元件(10、20、30)；以及电耦合到所述多个布线层(52、55、58)中的顶部布线层(58)的电极焊盘(62)，将所述焊盘(62)配置为与金属构件(70)键合，用于将所述半导体元件(10、20、30)电耦合到外部器件，其中将所述顶部布线层(58)配置为兼作设置在所述电极焊盘(62)之下的电极层的顶部布线-电极层(58)，其中利用具有第一杨氏模量值的第一材料形成所述顶部布线-电极层(58)，其中利用具有小于所述第一杨氏模量值的第二杨氏模量值的第二材料形成所述电极焊盘(62)；其中将所述顶部布线-电极层(58)的电极层设置在所述半导体元件(10、20、30)的正上方，其中使所述电极焊盘(62)和所述电极层形成为多层，以形成焊盘结构，并且其中所述层间电介质膜(51、54、57、60)包括绝缘膜(60)，所述绝缘膜(60)包围所述顶部布线-电极层(58)，以覆盖所述顶部布线-电极层(58)的侧壁。
2、 根据权利要求1所述的半导体器件， 其中利用第三材料形成所述金属构件(70)，并且 其中所述第一材料和所述第二材料之间的第一相互扩散系数小于所述第二材料和所述第三材料之间的第二相互扩散系数。
3、 根据权利要求1所述的半导体器件， 其中所述第一材料为铜或铜合金， 其中所述第二材料为铝或铝合金，并且 其中所述第三材料为金。
4、 根据权利要求1所述的半导体器件， 其中所述金属构件(70)为键合引线(70)， 其中设置所述电极焊盘(62)的厚度，从而在将所述键合引线(70)引线键合到所述电极焊盘(62)之后，使所述电极焊盘(62) 保持置于所述键合引线(70)和所述顶部布线一电极层(58)之间。
5、 根据权利要求4所述的半导体器件，其中使所述顶部布线一电极层(58)的外边缘与所述键合引线 (70)和所述电极焊盘(62)之间的接触面(71)的外边缘在平行 于所述接触面(71)的方向上至少相隔lum。
6、 根据权利要求4所述的半导体器件，还包括 设置在所述层间电介质膜(51、 54、 57、 60)中的通孔中的接触构件(59)，其位于所述顶部布线一电极层(58)的所述电极层的 正下方，以将所述顶部布线一电极层(58)耦合到所述多个布线层 (52、 55、 58)中的第一个布线层(55)。
7、 根据权利要求6所述的半导体器件，其中利用具有大于所述第一杨氏模量值的第三杨氏模量值的第 三材料形成所述接触构件(59)，并且其中所述接触构件(59)的外边缘与所述键合引线和所述电极 焊盘(62)之间的接触面的外边缘在平行于所述接触面的方向上至 少相隔lum。
8、 根据权利要求6所述的半导体器件，其中利用具有大于所述第一杨氏模量值的第三杨氏模量值的第 三材料形成所述接触构件(59)，并且其中所述顶部布线一电极层(58)和所述接触构件(59)的总 厚度等于或大于0.3um。
9、 根据权利要求8所述的半导体器件，其中所述顶部布线一电极层(58)和所述接触构件(59)的总 厚度等于或大于0.7 ix m。
10、 根据权利要求1所述的半导体器件， 其中所述顶部布线一电极层(58)的厚度等于或大于0.5um。
11、 根据权利要求10所述的半导体器件， 其中所述顶部布线一电极层(58)的厚度等于或大于lum。
12、 根据权利要求1所述的半导体器件，还包括钝化膜(61)，其覆盖所述顶部布线一电极层(58)的顶表面， 并具有暴露所述电极焊盘(62)的开口。
13、 根据权利要求1所述的半导体器件，还包括钝化膜(61)，其覆盖所述顶部布线一电极层(58)的顶表面和 所述电极焊盘(62)的周边部分。
14、根据权利要求12所述的半导体器件， 其中采用化学气相淀积来淀积所述钝化膜(61)。
15、根据权利要求1-14中任一项所述的半导体器件， 其中所述钝化膜(61)的顶表面相对于所述绝缘膜(60)的顶表面基本上是平的。
16、 根据权利要求1所述的半导体器件， 其中所述半导体元件(10、 20、 30)包括功率元件(10、 20、30)和逻辑电路，并且其中将所述顶部布线一电极层(58)电连接到所述功率元件(10、 20、 30)和所述逻辑电路中的每一个。
17、 根据权利要求1所述的半导体器件，其中将所述半导体衬底(2)配置为绝缘体上硅衬底(2)，所述 绝缘体上硅衬底(2)具有支撑衬底(3)、设置在所述支撑衬底(2) 上的有源层(5)和置于所述支撑衬底(3)和所述有源层(5)之间 的氧化物膜(4)，并且其中通过形成在所述有源层(5)中并由绝缘构件(9)所填充 的沟槽(8)将所述半导体元件(10、 20、 30)无源隔离。
18、 根据权利要求1所述的半导体器件，其中在形成所述顶部布线一电极层(58)的层上存在自由空间 (卯)，并且其中在所述自由空间(90)中形成由所述第一材料形成的虚拟 图案(91)。
19、 根据权利要求18所述的半导体器件， 其中将所述电极焊盘(62)连接到所述虚拟图案(91)，并且 其中所述虚拟图案(91)通过所述电极焊盘(62)可连接到所述金属构件(70)。
20、 根据权利要求1所述的半导体器件，其中所述电极焊盘(62)可以由于键合力而发生塑性变形，其 中所述键合力是当将所述金属构件(70)键合到所述电极焊盘(62) 时而被施加到所述电极焊盘(62)的。
21、 根据权利要求20所述的半导体器件， 其中所述第二材料的所述第二杨氏模量值小于或等于8.0X103kg/mm2 。
22、 根据权利要求20所述的半导体器件， 其中所述电极焊盘(62)的厚度大于或等于0.5txm。
23、 根据权利要求20所述的半导体器件， 其中所述顶部布线一电极层(58)不会由于所述键合力而发生塑性变形。
24、 根据权利要求22所述的半导体器件， 其中所述第一材料的所述第一杨氏模量值大于或等于i.oxio4kg/mm2。
25、 根据权利要求20所述的半导体器件， 其中将所述焊盘结构设置在所述半导体元件(10、 20、 30)的正上方。
26、 一种形成半导体器件的布线的方法，所述方法包括(a) 制备具有其上形成下部布线层(1U)的表面(110a)的 衬底(110);(b) 在所述衬底(110)的表面(110a)上形成第一层间电介 质膜(112);(c) 对所述第一层间电介质膜(112)进行各向异性蚀刻直到 暴露所述下部布线层(111)为止，由此形成通孔沟槽(113);(d) 在所述第一层间电介质膜(112)和所述通孔沟槽(113) 上形成第二层间电介质膜(114); (e) 通过对所述第一和第二层间电介质膜(112、 114)进行各 向异性蚀刻形成布线沟槽(115)，所述布线沟槽(115)连接到所述 通孔沟槽(113);(f) 将步骤(d)和步骤(e)重复一定的次数；以及(g) 在步骤(f)之后，利用导电布线材料填充所述通孔沟槽 (113)和所述布线沟槽(115)，以形成上部布线层(119)和通孔 (118)，所述通孔(118)电连接所述上部布线层(119)和所述下部布线层(111)。
27、 根据权利要求26所述的方法，其中在步骤(d)中，形成厚度小于或等于第一层间电介质膜 (112)的厚度的所述第二层间电介质膜(114)。
28、 根据权利要求26所述的方法，其中在步骤(e)中，对所述第一和第二层间电介质膜(112、 114)的各向异性蚀刻量大于所述第二层间电介质膜(114)的厚度。
29、 半导体器件的布线，所述布线通过根据权利要求26-28中 任一项所述的方法来形成，其中所述通孔(118)具有倾斜部分，其使得所述通孔(118) 朝向所述下部布线层(111)变窄。
全文摘要
一种半导体器件，包括衬底(2)、形成在衬底(2)中的元件(10、20、30)、形成在衬底(2)上的层间电介质膜(51、54、57、60)、布线层(52、55、58)和电极焊盘(62)。使布线层(52，55，58)形成为多层，并通过层间电介质膜(51、54、57、60)使其电连接到所述元件(10、20、30)。将电极焊盘(62)电耦合到布线层(52、55、58)的顶部布线层(58)。将顶部布线层(58)配置为兼作设置在电极焊盘(62)之下的电极层的顶部布线—电极层(58)。将顶部布线—电极层(58)的电极层设置在半导体元件(10、20、30)的正上方。使电极焊盘(62)和电极层形成为多层，以形成焊盘结构。
文档编号H01L23/485GK101170091SQ200710166889
公开日2008年4月30日 申请日期2007年10月23日 优先权日2006年10月24日
发明者坚田满孝, 小邑笃, 成濑孝好, 葛原刚 申请人:株式会社电装