包括双扩散结区的非易失性存储器件及其制造方法

专利名称：包括双扩散结区的非易失性存储器件及其制造方法
包括双扩散结区的非易失性存储器件及其制造方法该U.S.非临时专利申请依据35U.S.C.& 119要求2006年10月19 日提出的韩国专利申请No.lO-2006-101949的优先权，在此，通过引用 将其整体并入本文。
背景技术：
本发明涉及一种半导体存储器件，并且更具体地，涉及一种非易 失性半导体存储器件以及其制造方法。即使切断电源，非易失性存储器件也可以保留所存储的数据。根 据连接结构，非易失性存储器件能分为NAND型快闪存储器件以及 NOR型快闪存储器件。在NAND型快闪存储器件中，串选择晶体管 SSL、多个存储单元晶体管和地选择晶体管GSL可串联连接。串选择 晶体管可通过接触插塞连接到位线，并且地选择晶体管可连接到公共 源线CSL。NAND型快闪存储器件的编程过程包括将0V电压施加到所选的 位线，并将1.8V 3.3V的电源电压施加到串选择晶体管的栅极。因此， 连接到所选位线的单元晶体管的沟道电压是OV。编程电压Vpgm可施 加到所选字线以使电子通过Fowler-Nordheim (FN)隧穿被注入到所选 单元晶体管。采用自升压(self-boosting)方法以防止连接到未选择位 线和所选字线的单元晶体管被编程。常规自加压方法包括将0V电压施加到地选择晶体管的栅极以切 断接地路径。将电源电压Vcc作为编程抑制电压施加到未选择位线和 未选择的串选择晶体管的栅极。编程电压Vpgm可施加到所选字线并 将导通电压(pass voltage) Vpass施加到未选择字线。因此，未选择单
元晶体管的沟道电压被升高并可以防止未选择单元晶体管被编程。然 而，在常规自升压方法中，在串选择晶体管和与其相邻的存储单元晶 体管之间、以及地选择晶体管和与其相邻的存储单元晶体管之间的结 区中可能产生泄漏电流。而且，在结区中可能产生栅极感应泄漏电流(GIDL)和/或带带隧穿(band-to-band tunneling) (BTBT)。因此，可能降低自升压电平。同时，在常规NAND型快闪存储器中，由于当施加编程抑制电压 时的热载流子，可能导致发生软编程。由热载流子导致的该软编程可 能会频繁地发生在与地选择晶体管最相邻的存储单元晶体管中。当施 加编程抑制电压时，电源电压Vcc被施加到串选择晶体管的栅极，而 0V的电压被施加到地选择晶体管的栅极。地选择晶体管可具有不同于 升高电压的沟道电压。由此，由于热载流子导致的编程现象会发生在 与地选择晶体管紧邻的存储单元晶体管中。即，在紧邻的存储单元晶 体管中发生软编程。发明内容本发明的一些实施例可提供非易失性存储器件，其包括其上具 有器件隔离区的半导体衬底，器件隔离区之间限定了有源区；在有源 区上的串选择栅极和地选择栅极；在串选择栅极和地选择栅极之间的 有源区上的多个存储单元栅极；在多个存储单元栅极中的各存储单元 栅极之间的部分有源区中，延伸到有源区中第一深度的第一杂质区； 和在串选择栅极和与其紧邻的多个存储单元栅极中第一个存储单元栅 极之间的部分有源区中的、和在地选择栅极和与其紧邻的多个存储单 元栅极中最后一个存储单元栅极之间的部分有源区中的、延伸到该有 源区中大于第一深度的第二深度的第二杂质区。在一些实施例中，可与串选择栅极和地选择栅极的边缘部分相邻 地对称提供第二杂质区。
在其他实施例中，该器件包括在与第一串选择栅极相邻的、有源 区上的第二串选择栅极，和在与第一地选择栅极相邻的、有源区上的 第二地选择栅极。第二杂质区可另外地提供于第一和第二串选择栅极 之间，和/或在第一和第二地选择栅极之间。在再一实施例中，第一杂质区可另外提供于串选择栅极和多个存 储单元栅极中第一个存储单元栅极之间的、以及地选择栅极和多个存 储单元栅极中的最后一个存储单元栅极之间的部分有源区中。根据本发明的另一实施例，制造非易失性存储器件的方法包括 在半导体衬底的有源区上、在地选择栅极和多个存储单元栅极之间形 成串选择栅极；在串选择栅极、地选择栅极和多个存储单元栅极之间 的部分有源区中，形成延伸到有源区中第一深度的第一杂质区；以及， 在串选择栅极和与其紧邻的多个存储单元栅极中第一个存储单元栅极 之间的部分有源区中，和在地选择栅极和与其紧邻的多个存储单元栅 极中的存储单元栅极最后一个之间的部分有源区中，形成延伸到有源 区中大于第一深度的第二深度的第二杂质区。根据本发明的其它实施例，NAND型快闪存储器件包括在衬底 上的第一和第二选择栅极图形，和在第一和第二选择栅极图形之间的、 在衬底上的多个存储单元栅极图形。在第一和第二选择栅极图形与多 个存储单元栅极图形中的各存储单元栅极图形之间的部分衬底中，设置多个源极/漏极区。在与第一和/或第二选择栅极图形紧邻的部分 衬底中的多个源极/漏极区中的各源极/漏极区延伸到衬底中直至比 在多个存储单元栅极图形之间的部分衬底中的多个源极/漏极区中各 源极/漏极区更大的深度。


图1是根据本发明一些实施例的非易失性存储器件的平面图； 图2是沿着图1的线A-A'取得的截面图，其示出了根据本发明一 些实施例的非易失性存储器件；图3是沿着图1的线A-A'取得的截面图，其示出了根据本发明其 他实施例的非易失性存储器件；图4是沿着图1的线A-A'取得的截面图，其示出了根据本发明又 一实施例的非易失性存储器件；图5至7是沿着图1的线A-A'取得的截面图，其示出了根据本发 明一些实施例形成非易失性存储器件的方法；图8是沿着图1的线A-A'取得的截面图，其示出了根据本发明其 他实施例形成非易失性存储器件的方法；和图9是沿着图1的线A-A'取得的截面图，其示出了根据本发明再 一实施例形成非易失性存储器件的方法。
具体实施方式
以下参考附图更全面地描述本发明，图中示出了本发明的实施例。 然而，本发明体现为很多种不同形式并不应认为其限于在此列出的实 施例。而是，提供这些实施例，以使本公开全面且完整，并将全面地 将本发明的范围转达给本领域技术人员。在图中，为了清楚起见，放 大了层和区的尺寸和相对尺寸。贯穿全文，相似的附图标记表示相似 的元件。应当理解，尽管在此使用术语第一、第二、第三等以描述各个元 件、部件、区域、层和/或部分，但是这些元件、部分、区域、层和 /或部分不应受这些术语的限制。这些术语仅用于区分一个元件、部 件、区、层或部分与另一个区域、层或部分。由此，以下讨论的第一 元件、部件、区域、层或部分可称作是第二元件、部件、区域、层或 部分，而不脱离本发明的教导。在此使用间隙相对术语如"下方"、"以下"、"下面"、"在…… 之下"、"上方"、"上面"等以便于描述，从而描述一个元件或特 征与另一个(多个)元件或一个(多个)特征的关系，如图中所示。
应当理解，空间上的相对术语意为，除了图中描述的取向之外，其还 包括使用或操作中的器件的不同取向。例如，如果图中的器件反转， 则此时，描述为在其他元件或特征"以下"、"下方"、"下面"的 元件将被取向为在其他元件或特征"上方"。由此，示意性术语"以 下"、"在……下面"能包括上方和下方两个取向。可另外定向器件 (旋转90度或者以其它取向)，且相应地也以在此使用的空间相对描 述语言进行阐述。此外，还可理解，当将层称作在两层"之间"时， 其可以是两层之间仅有的层，或者还可以是存在一个或多个中间层。在此使用的术语仅用于描述特定实施例定目的，并且不意指限制 本发明。如在此使用的，单数形式"一"和"该"意指也包括复数形 式，除非上下文清楚地另外指出。将进一步理解，术语"包括"和/ 或"含有"，当用在该说明书中时，指出存在规定的特征、整数、步 骤、操作、元件和/或部件，但是不排除存在或另有一个或多个其他 特征、整数、步骤、操作、元件、部件、和/或其组合。如在此所使 用的，术语"和/或"包括一个或多个相关所列项的任一个或全部组将理解，当将元件或层称作在另一元件或层"上"、与另一元件 或层"连接"、"耦合"或"相邻"时，其可直接地在该其他元件或 层上、与其连接、耦合、相邻，或者可存在中间元件或层。相反，当将元件称作"直接"在另一元件或层上、"直接与其连接"、"直接 与其耦合"、或者"与其紧邻"时，不存在中间元件或层。在此参考截面图示描述本发明的实施例，该截面图示是本发明理 想实施例(以及中间结构)的示意性图示。这样导致，例如，可预期 制造技术的图示形状的变化和/或容限。由此，不应认为本发明的实 施例限于在此所示区域的特性形状，而是包括例如由制造导致的形状 的偏差。例如，示出为矩形的注入区域在其边缘处通常都具有圆形或 弯曲的特征，和/或注入浓度梯度而不是从注入区到非注入区二元变
化。同样地，通过注入形成的掩埋区将导致掩埋区和通过其发生注入 的表面之间的区域中的一些注入。由此，图中所示区域实际上是示意 性的，且其形状不意在指示出器件区域的实际形状，并且不意在限制 本发明的范围。除非另外限定，在此使用的所有术语(包括技术上的以及科学术 语)都具有与本发明所处的领域的技术人员通常所理解的相同的含义。 应进一步理解，诸如通常使用的词典中所定义的那些术语应解释为具 有与其在相关技术和/或本说明书的上下文中的含义相一致的含义， 并且不以理想化的或者超出常识的方式对其解读，除非在此明确限定。以下，将参考图1和2描述根据本发明一些实施例的非易失性半 导体器件。参考图1和2，将器件隔离层(未示出)设置在半导体衬底100上以限定多个有源区110。将与有源区110交叉的串选择线SSL (在此 也称作串选择栅极图形)和地选择线GSL (在此也称作地选择栅极图 形)相互平行地设置。将多条字线WL1、 WL2……WLn-l、 WLn (在 此也称作存储单元栅极图形)设置在串选择线SSL和地选择线GSL之 间。接触插塞BC形成于相邻的串选择晶体管SSL之间以电连接到位 线(未示出)。公共源极线CSL提供于相邻的地选择线GSL之间。根据本发明一些实施例的非易失性存储器件包括串选择晶体管、 多个存储单元晶体管和地选择晶体管。串选择晶体管具有连接到串选择线SSL的串选择栅极120a。多个存储单元晶体管具有分别连接到多 条字线的存储栅极120b。地选择晶体管具有连接到地选择线GSL的地 选择栅极120c。可降低和/或防止泄漏电流的杂质区提供于串选择线 SSL和与其紧邻的字线之间、以及地选择线FSL和与其紧邻的字线之 间。
仍参考图2，根据本发明一些实施例的非易失性存储器件包括在半导体衬底100上的串选择栅极120a、多个存储单元栅极120b和地选 择栅极120c。将多个存储单元栅极120b设置在串选择栅极120a和地 选择栅极120c之间。多个存储单元栅极120b中的每一个都包括隧穿绝 缘层121b、电荷存储层123b、阻挡电介质层125b以及栅极导电层127b。 串选择栅极120a和地选择栅极120c具有与多个单元栅极120b基本相 似的结构。即，在一些实施例中，串选择栅极120a包括隧穿绝缘层121a、 电荷存储层123a、阻挡电介质层125a和栅极导电层127a。相似地，地 选择栅极120c包括隧穿绝缘层121c、电荷存储层123c、阻挡电介质层 125c和栅极导电层127c。串选择栅极120a和地选择栅极120c具有其 中电荷存储层123a和123c分别电连接到栅极导电层127a和127c的结 构。半导体衬底IOO包括选自由单晶硅层、绝缘体上硅(SOI)、形成 在硅锗(SiGe)层上的硅层、形成在绝缘层上的硅单晶层以及形成在 绝缘层上的多晶硅层构成的组中的至少一层。隧穿绝缘层121a、 121b 和121c中的每一个都可以是通过热氧化半导体衬底IOO形成的硅热氧 化层。电荷存储层是浮置栅极或者电荷捕获层。电荷捕获层可包括选 自由氮化硅层(Si3N4)、纳米结晶硅层、纳米结晶硅锗层、纳米结晶 金属层、氧化铝层(A1203)、氧化铪层(Hf02)、氧化铝铪层(HfAlO) 以及氧化硅铪层(HfSiO)构成的组中的至少一层。栅极导电层127a、 127b和127c可以包括具有4.0eV或更高功函数的材料。栅极导电层例 如包括选自由多晶硅层、氮化钨层(WN)、氮化钛层(TiN)、氮化 钽层(TaN)以及氮化钼层(MoN)构成的组中的至少一层。阻挡电介 质层125a、 125b和125c是能够阻挡存储在电荷存储层123a、 123b和 123c中的电荷逸入栅极导电层127a、 127b和127c中的电介质层。例 如，阻挡电介质层可包括选自由氧化硅、氮化硅、Al203、铝酸铪、HfA10、 HfA10N、硅酸铪、HfSiO以及HfSiON构成的组中的至少一种材料。第一杂质区113提供于串选择栅极、多个存储单元栅极和地选择
栅极之间。第一杂质区113具有与晶体管沟道区相反的导电类型。例 如，当沟道区掺杂有P型杂质时，第一杂质区113掺杂有N型杂质离子。例如，第一杂质区113可掺杂有砷(As)离子。第一杂质区113 可具有第一深度D1。第二杂质区115和116形成于串选择栅极SSL和 与其紧邻的存储单元栅极WL1之间、以及地选择栅极GSL和与其紧邻 的存储单元WLn之间。第二杂质区115和116具有大于第一杂质区113 的第一深度Dl的第二深度D2。第二杂质区115和116掺杂有杂质离 子以使第二杂质区115和116具有比第一杂质区113低的杂质浓度。 第二杂质区115和116具有与第一杂质区113相同的导电类型。例如， 将磷(P)掺杂到第二杂质区115和116中。分别与串选择和地选择栅 极的边缘部分相邻地对称提供第二杂质区115和116。第二杂质区115 和116进一步延伸到串选择栅极和地选择栅极下方的有源区中。以下将参考图1和3描述根据本发明其他实施例的非易失性存储 器件。图3是沿着图1的线A-A'取得的截面图。现在参考图3，根据本发明其他实施例的非易失性存储器件包括 串选择栅极120a、多个存储单元栅极120b以及地选择栅极120c，其可 具有与图1中所示非易失性存储器件中包括的那些相似的结构。第一杂质区113提供于串选择栅极120a、多个存储单元栅极120b 以及地选择栅极120c之间。第一杂质区113具有与晶体管沟道区相反 的导电类型。例如，当沟道区掺杂有P型杂质时，第一杂质区113掺 杂有N型杂质离子。例如，第一杂质区113掺杂有砷(As)离子。第 一杂质区113可具有第一深度Dl。第二杂质区117可提供于串选择栅 极之间、地选择栅极之间、串选择栅极和与其紧邻的存储单元栅极WL1 之间，以及地选择栅极和与其紧邻的存储单元栅极WLn之间。第二杂 质区117具有大于第一杂质区113的第一深度Dl的第二深度D2。第 二杂质区117掺杂有杂质离子以使第二杂质区117具有比第一杂质区 113低的杂质浓度。第二杂质区117具有与第一杂质区113相同的导电
类型。例如，磷(P)可掺杂到第二杂质区117中。第二杂质区117可 具有实质上对称的结构。以下将参考图1和4描述根据本发明另一实施例的非易失性存储 器件。图4是沿着图1的线A-A'取得的截面图。现在参考图4，根据本发明另一实施例的非易失性存储器件包括 串选择栅极120a、多个存储单元栅极120b以及地选择栅极120c，其具 有与图1中所示非易失性存储器件的那些相似的结构。第一杂质区113形成于串选择栅极120a、多个存储单元栅极120b 以及地选择栅极120c之间。第一杂质区113具有与晶体管沟道区相反 的导电类型。例如，当沟道区掺杂有P型杂质时，第一杂质区113可 掺杂有N型杂质离子如砷(As)离子。第一杂质区113具有第一深度 Dl。第二杂质区118形成于串选择栅极之间、地选择栅极之间、串选 择栅极和与其紧邻的存储单元栅极之间、以及地选择栅极和与其紧邻 的存储单元栅极之间。第二杂质区118具有大于第一杂质区113的第 一深度D1的第二深度D2。第二杂质区118掺杂有杂质离子以使第二 杂质区118具有比第一杂质区113低的杂质浓度。第二杂质区118具 有与第一杂质区113相同的导电类型。例如，磷(P)可掺杂到第二杂 质区118中。第二杂质区118具有基本对称的结构。此外，如图4中 所示，第二杂质区118可进一步延伸到串选择栅极120a和/或地选择 栅极120c下方的部分有源区中。以下将参考图5至7描述根据本发明的一些实施例制造非易失性 存储器件的方法。参考图5，串选择栅极120a、多个存储单元栅极120b以及地选择 栅极120c形成于半导体衬底100上。多个存储单元栅极120b中的每一 个都可以包括隧穿绝缘层121b、电荷存储层123b、阻挡电介质层125b
和栅极导电层127b。串选择栅极120a和地选择栅极120c具有与多个 存储单元栅极120b相似的结构。串选择栅极120a和地选择栅极120c 具有其中电荷存储层123a和123c电连接到栅极导电层127a和127c的 结构。可以在栅极导电层127a、 127b和127c上形成额外导电层(未示 出)。也可以在额外导电层上形成硬掩膜层(未示出)。额外导电层 可包括金属层和金属硅化物层。半导体衬底IOO可包括选自由单晶硅层、绝缘体上硅(SOI)、形 成在硅锗(SiGe)层上的硅层、形成在绝缘层上的硅单晶层以及形成 在绝缘层上的多晶硅层构成的组中的至少一层。隧穿绝缘层121a、121b 和121c中的每一个都是通过热氧化半导体衬底100形成的硅热氧化层。电荷存储层是浮置栅极或者电荷捕获层。电荷捕获层可包括选自由氮 化硅层(Si3N4)、纳米结晶硅层、纳米结晶硅锗层、纳米结晶金属层、 氧化铝层(A1203)、氧化铪层(Hf02)、氧化铝铪层(HfAlO)以及 氧化硅铪层(HfSiO)构成的组中的至少一层。栅极导电层127a、 127b 和127c包括具有4.0eV或更高功函数的材料。栅极导电层包括选自由 多晶硅层、氮化钨层(WN)、氮化钛层(TiN)、氮化钽层(TaN) 以及氮化钼层(MoN)构成的组中的至少一层。阻挡电介质层125a、 125b和125c是能够阻挡存储在电荷存储层123a、 123b和123c中的电 荷逸入栅极导电层中的电介质层。阻挡电介质层125a、 125b和125c 可包括具有大于隧穿绝缘层的介电常数的材料。例如，阻挡电介质层 可包括选自由氧化硅、氮化硅、A1203、铝酸铪、HfAlO、 HfA10N、硅 酸铪、HfSiO以及HfSiON构成的组中的至少一种材料。第一杂质区113通过离子注入形成于串选择栅极、多个存储单元 栅极和地选择栅极之间。第一杂质区113具有与沟道区相反的导电类 型。例如，当沟道区掺杂有P型杂质时，杂质区113掺杂有N型杂质 离子例如砷(As)离子和/或磷(P)离子。形成第一杂质区113至第 一深度D1。
参考图6和7,具有大于第一深度Dl的第二深度D2的第二和第 三杂质区115和116形成于与多个存储单元栅极120b相邻的串和地选 择晶体管120a和120b的结区中。特别地，第二和第三杂质区115和 116形成于串选择栅极和与其紧邻的存储单元栅极之间、以及地选择栅 极和与其紧邻的存储单元栅极之间。参考如6，如上所述地形成第二杂质区115。例如，形成具有第一 开口 131h的第一光致抗蚀剂图形131，该开口暴露出在一组多个存储 单元栅极的一端处的存储栅极和与其紧邻的串选择栅极之间的、和/ 或一组另外多个存储单元栅极的一端处的存储栅极和与其紧邻的地选 择栅极之间的有源区。所述的一组多条字线的一端对应于图中的左侧。 相似地，该组多条字线的另一端对应于图中的右侧。利用第一光致抗 蚀剂图形131作为掩模，通过注入具有与第一杂质区113中的那些杂 质离子相同的导电类型的杂质离子来进行第一倾斜角度离子注入工艺 141。例如，磷(P)离子可注入到第二杂质区115中。第一倾斜角度 离子注入工艺141可如下进行。例如，可通过以预定倾斜角度从相对 的另一端到一端来向存储单元栅极的一端注入杂质离子，来进行第一 倾斜角度离子注入工艺141。因此，与串选择栅极和地选择栅极的边缘 部分相邻地对称形成第二杂质区115。第二杂质区115掺杂有杂质离子 以使第二杂质区115具有比第一杂质区113低的浓度。参考图7，去除第一光致抗蚀剂图形131，且之后形成第三杂质区 116。第三杂质区116通过下述工艺形成。例如，在去除第一光致抗蚀 剂图形131之后，形成具有第二开口 133h的第二光致抗蚀剂图形133， 该第二开口 133h暴露出一组多个存储单元栅极的另一端部处的存储单 元栅极和与其紧邻的地选择栅极之间的、和/或另一组多个存储单元 栅极的另一端处的存储单元栅极和与其紧邻的串选择栅极之间的有源 区。使用第二光致抗蚀剂图形133作为掩模，通过注入具有与第一杂 质区113的那些杂质离子相同导电类型的杂质离子来进行第二倾斜角 度离子注入工艺143。例如，可将磷(P)离子注入到第三杂质区116
中。第二倾斜角度离子注入工艺143可如下进行。例如，可通过从存 储单元栅极结构的一端以预定倾斜角度向着其另一端注入杂质离子进 行第二倾斜角度离子注入工艺143。与串选择栅极和地选择栅极的边缘部分相邻地对称形成第三杂质区116。第三杂质区116掺杂有杂质离子 以使第三杂质区116具有比第一杂质区113低的杂质浓度。因此，沿 着一个方向(例如从WLl值WLn)以串结构设置多个存储单元栅极。 这样，应当理解，在存储栅极结构一端处的存储单元栅极可以是连接 到字线WL1的存储单元栅极，并且另一端的存储单元栅极可以是连接 到字线WLn的存储单元栅极，反之亦然。再次参考图6和7，在用于形成第二和第三杂质区115和116的 第一和第二倾斜角度离子注入工艺141和143中，将L3定义为第一和 第二光致抗蚀剂图形131和133的高度。将Ll定义为串选择栅极和与 其相邻的存储单元栅极之间的、以及地选择栅极和与其相邻的存储单 元栅极之间的间隙。将L2定义为存储单元栅极的宽度。由此，以倾斜 角度ei进行离子注入，其中相对于半导体衬底，90° ^ei》tan—1 (L3/(L1+L2/2))。可以考虑以下方面来计算该倾斜角度e 1:第一和 第二光致抗蚀剂图形131和133分别覆盖了与串选择栅极和地选择栅 极紧邻的存储单元栅极的约一半的上表面。第二和第三杂质区115和 116延伸到串选择栅极和地选择栅极下方的部分有源区中。以下，将参考图5和8描述根据本发明其它实施例形成非易失性 存储器件的方法。栅极和第一杂质区113可具有与参考图5所描述的相似的结构。现在参考图8，第二杂质区117形成于地选择栅极和与其紧邻的 存储单元栅极WLn之间、串选择栅极和与其紧邻的存储单元栅极WL1 之间、相互相邻的串选择栅极120a之间以及相互相邻的地选择栅极 120c之间。第二杂质区117具有比第一杂质区113的第一深度D1大的
第二深度D2。第二杂质区in如下所述形成。例如，形成光致抗蚀剂图形135，其覆盖多个存储单元栅极120b之间的结区、并暴露出与串选择栅极 120a和地选择栅极120c相邻的结区。使用光致抗蚀剂图形135作为掩 模进行离子注入工艺145。通过预定注入能量进行离子注入工艺以使第 二杂质区117具有第二深度D2。第二杂质区117掺杂有杂质离子以使 第二杂质区117具有比第一杂质区113低的杂质浓度。例如，磷(P) 离子可注入到第二杂质区117中。离子注入工艺145可包括将具有与 第一杂质区113相同导电类型的杂质离子垂直注入到半导体衬底中。以下，将参考图5和9描述根据本发明再一实施例形成非易失性 存储器件的方法。栅极和第一杂质区113可具有相似的结构和/或通过参考图5所 描述的相似的工艺形成。现在参考图9，第二杂质区118形成于地选择栅极和与其紧邻的 存储单元栅极WLn之间、串选择栅极和与其紧邻的存储单元栅极WL1 之间、相互相邻的串选择栅极120a之间、以及相互相邻的地选择栅极 120c之间。第二杂质区118具有比第一杂质区113的第一深度D1大的 第二深度D2。第二杂质区118如下形成。例如，具有与第一杂质区113的那些 杂质离子相同导电类型的杂质离子以一倾斜角度e 2注入，以使杂质离 子不能注入到多个存储单元栅极120b之间的结区中。倾斜角度92可 基于比相邻存储单元栅极之间距离更大的、选择栅极和紧邻的存储单 元栅极WL1和WLn之间的距离来计算。由此，不需要额外光致抗蚀 剂图形。第二杂质区域118掺杂有杂质离子以使第二杂质区118具有 比第一杂质区113低的浓度。例如，将磷(P)离子注入到第二杂质区118中。每一存储单元栅极120b之间的间隙L5小于串选择栅极和与其紧 邻的存储单元栅极WL1之间的、以及地选择栅极和与其紧邻的存储单 元栅极WLn之间的间隙Ll。因此，以预定倾斜角度注入的离子不注入 到多个存储的单元栅极120b之间的结区中，该结区由存储单元栅极屏 蔽。例如，当假设自半导体衬底至存储单元栅极测量的高度为L4时， 倾斜角度6 2为约tan—1 (L4/L5)》6 2^tan—1 (L4/L1)。第二杂质区 118可延伸到在串选择栅极和地选择栅极下方的部分有源区中。根据如上所述的本发明一些实施例，以浅层的形式形成多个存储 单元栅极之间的源极/漏极结区，且串选择晶体管和地选择晶体管之 间的源极/漏极结区具有双扩散漏极(DDD)结构，从而，当将编程 抑制电压施加到未选串时，降低和/或防止短沟道效应和/或由热载 流子效应导致的"软"编程。而且，可以稳定地控制升压电平以增加 编程效率。虽然已经特别示出了本发明，并参考其优选实施例进行了描述， 但是本领域技术人员应当理解，其中可对形式和细节做出各种变化， 而不脱离如所附的权利要求所限定的本发明的精神和范围。
权利要求
1.一种非易失性存储器件，其包括半导体衬底，其上包括器件隔离区，所述器件隔离区限定了其间的有源区；在所述衬底的有源区上的串选择栅极和地选择栅极；在所述串选择栅极和地选择栅极之间的有源区上的多个存储单元栅极；第一杂质区，其在所述多个存储单元栅极之间的部分有源区中，延伸到所述有源区中直至第一深度；以及第二杂质区，其在所述串选择栅极和与其紧邻的所述多个存储单元栅极中的第一个存储单元栅极之间的部分有源区中、以及在所述地选择栅极和与其紧邻的所述多个存储单元栅极中的最后一个存储单元栅极之间的部分有源区中，延伸到所述有源区中直至大于所述第一深度的第二深度。
2. 如权利要求1的非易失性存储器件，其中与所述串选择栅极和 所述地选择栅极的边缘部分相邻地对称提供所述第二杂质区。
3. 如权利要求2的非易失性存储器件，其中所述第二杂质区进一 步延伸到所述串选择栅极和所述地选择栅极的边缘部分的下方。
4. 如权利要求1的非易失性存储器件，其中与所述串选择栅极和地选择栅极紧邻的部分第二杂质区延伸到有源区中，直至比与所述多 个存储单元栅极中的第一和最后一个存储单元栅极紧邻的部分第二杂质区更大的深度。
5. 如权利要求1的非易失性存储器件，还包括-在所述有源区上的第二串选择栅极，其与第一串选择栅极相邻， 其中在第一和第二串选择线之间，所述第二杂质区延伸到有源区 中直至第二深度。
6. 如权利要求1的非易失性存储器件，还包括在所述有源区上的第二地选择栅极，其与所述第一地选择栅极相邻，其中在第一和第二地选择线之间，所述第二杂质区延伸到所述有 源区中直至第二深度。
7. 如权利要求1的非易失性存储器件，其中，在所述串选择栅极 和所述多个存储单元栅极中的第一个存储单元栅极之间、以及在所述 地选择栅极和所述多个存储单元栅极中的最后一个存储单元栅极之间 的部分有源区中，所述第一杂质区延伸到有源区中直至第一深度。
8. 如权利要求1的非易失性存储器件，其中所述第一杂质区具有 比所述第二杂质区大的杂质浓度。
9. 如权利要求1的非易失性存储器件，其中所述多个存储单元栅 极中的每一个都包括隧穿绝缘层、电荷存储层、电介质层和栅极导电 层。
10. 如权利要求9的非易失性存储器件，其中所述栅极导电层包 括具有约4eV或更高功函数的材料。
11. 如权利要求9的非易失性存储器件，其中所述电介质层包括 具有大于隧穿绝缘层的介电常数。
12. 如权利要求1的非易失性存储器件，其中所述多个存储单元 栅极中的每个包括电荷存储层和栅极导电层，且其中电荷存储层包括 选自由氮化硅层、纳米结晶硅层、纳米结晶硅锗层、纳米结晶金属层、 氧化铝层、氧化铪层、氧化铝铪层以及氧化硅铪层构成的组中的至少 一层。
13. 如权利要求1的非易失性存储器件，其中所述第一杂质区包 括具有与衬底相反导电类型的杂质离子。
14. 如权利要求1的非易失性存储器件，其中所述第一杂质区包 括砷离子，且其中第二杂质区包括磷离子。
15. 如权利要求1的非易失性存储器件，其中所述半导体衬底包括选自由单晶硅层、SOI (绝缘体上硅)、形成在硅锗层上的硅层、形成在绝缘层上的硅单晶层以及形成在绝缘层上的多晶硅层所构成的组 中的至少一个。
16. —种制造非易失性存储器件的方法，该方法包括 在半导体衬底的有源区上形成串选择栅极、地选择栅极以及介于其间的多个存储单元栅极；在所述串选择栅极、所述地选择栅极和所述多个存储单元栅极之间的部分有源区中，形成延伸到有源区中直至第一深度的第一杂质区； 以及在所述串选择栅极和与其紧邻的所述多个存储单元栅极中的第一 个存储单元栅极之间的部分有源区中、以及在所述地选择栅极和与其紧邻的所述多个存储单元栅极中的最后一个存储单元栅极之间的部分 有源区中，形成延伸到有源区中直至大于所述第一深度的第二深度的 第二杂质区。
17. 如权利要求16的方法，其中形成第二杂质区包括在所述多个存储单元栅极和所述地选择栅极上形成第一光致抗蚀 剂图形，该第一光致抗蚀剂图形暴露出在所述多个存储单元栅极中的 第一个存储单元栅极和与其紧邻的所述串选择栅极之间的部分有源区；以及 利用所述第一光致抗蚀剂图形作为掩模，进行第一倾斜角度离子 注入工艺。
18. 如权利要求17的方法，其中进行第一倾斜角度离子注入工艺包括基于所述第一光致抗蚀剂图形的高度、所述多个存储单元栅极中 的第一个存储单元栅极的宽度、和/或所述串选择栅极和所述多个存 储单元栅极中的第一个存储单元栅极之间的距离，以预定倾斜角度向着与所述串选择栅极相邻的部分有源区注入杂质离子，使得与所述串 选择栅极的边缘部分相邻地对称形成所述第二杂质区。
19. 如权利要求17的方法，其中形成第二杂质区还包括 在所述多个存储单元栅极和所述串选择栅极上形成第二光致抗蚀剂图形，该第二光致抗蚀剂图形暴露出在所述多个存储单元栅极中的 最后一个存储单元栅极和与其紧邻的所述地选择栅极之间的部分有源 区；以及利用所述第二光致抗蚀剂作为掩模，进行第二倾斜角度离子注入 工艺。
20. 如权利要求19的方法，其中进行第二倾斜角度离子注入工艺 包括基于所述第二光致抗蚀剂图形的高度、所述多个存储单元栅极中 的最后一个存储单元栅极的宽度、和/或所述地选择栅极和所述多个 存储单元栅极中的最后一个存储单元栅极之间的距离，以预定倾斜角度向着与所述地选择栅极相邻的部分有源区注入杂质离子，使得与所 述地选择栅极的边缘部分相邻地对称形成所述第二杂质区。
21. 如权利要求19的方法，其中进行第一和/或第二倾斜角度离 子注入工艺包括在相对于所述衬底的表面约90°》ei》tan—1 (L3/(L1+L2/2))的 范围内、以倾斜角度ei注入杂质离子，其中L2是所述多个存储单元栅极中的一个的宽度，其中Ll是所述串选择栅极和所述多个存储单元 栅极中的第一个存储单元栅极之间的间隙和/或所述地选择栅极和所 述多个存储单元栅极图形中最后一个存储单元栅极之间的间隙，且其中L3是第一和/或第二光致抗蚀剂图形的高度。
22. 如权利要求16的方法，其中形成第二杂质区包括形成光致抗蚀剂图形，其覆盖所述多个存储单元栅极、并暴露出 与所述多个存储单元栅极相对侧上的所述串选择栅极和所述地选择栅极相邻的部分有源区；以及利用所述光致抗蚀剂图形作为掩模，进行离子注入工艺。
23. 如权利要求16的方法，其中形成第二杂质区包括-基于高度、宽度和/或所述多个存储单元栅极之间的间隔以预定倾斜角度进行离子注入工艺，使得不将杂质离子注入到所述多个存储 单元栅极之间的部分有源区中。
24. 如权利要求23的方法，其中形成第二杂质区还包括 在所述有源区上形成第二串选择栅极，其与第一串选择栅极相邻； 在所述有源区上形成第二地选择栅极，其与第一地选择栅极相邻；和以预定倾斜角度进行离子注入工艺，使得在所述第一串选择栅极 和第二串选择栅极之间的部分有源区中、和在所述第一地选择栅极和第二地选择栅极之间的部分有源区中形成所述第二杂质区。
25. 如权利要求23的方法，其中进行离子注入工艺包括 在相对于衬底表面约tan—1 (L4/L5)》e 2》tan—1 (L4/L1)范围内、以倾斜角度6 2注入杂质离子，其中L5是字线之间的间隙，其中Ll 是所述串选择栅极和所述多个存储单元中的第一个存储单元栅极之间 的间隙和/或所述地选择栅极和所述多个存储单元栅极中最后一个存 储单元栅极之间的间隙，以及其中L4是所述多个存储单元栅极的高度。
26. —种NAND型快闪存储器件，包括 衬底上的第一和第二选择栅极图形；在第一和第二选择栅极图形之间的、衬底上的多个存储单元栅极 图形；和在第一和第二选择栅极图形与所述多个存储单元栅极图形中的各 存储单元栅极之间的部分衬底中的多个源极/漏极区，其中，与所述第一和/或第二选择栅极图形紧邻的、在所述部分 衬底中的多个源极/漏极区中的各个源极/漏极区延伸到衬底中，直 至比所述多个存储单元栅极图形之间的部分衬底中的多个源极/漏极 区中的各源极/漏极区更大的深度。
全文摘要
非易失性存储器件包括在半导体衬底上的串选择栅极和地选择栅极，以及在串选择栅极和地选择栅极之间的衬底上的多个存储单元栅极。在多个存储单元栅极中的各个存储单元栅极之间，第一杂质区延伸到衬底中直至第一深度。在串选择栅极和与其紧邻的多个存储单元栅极中的第一个存储单元栅极之间、以及地选择栅极和与其紧邻的多个存储单元栅极中的最后一个存储单元栅极之间，第二杂质区延伸到衬底中直至大于第一深度的第二深度。还说明了相关制造方法。
文档编号H01L27/115GK101165903SQ20071018185
公开日2008年4月23日 申请日期2007年10月19日 优先权日2006年10月19日
发明者吴东妍, 宋在爀, 李昌炫, 李昌燮, 金铉宰 申请人:三星电子株式会社