半导体器件及其形成方法

专利名称：半导体器件及其形成方法
半导体器件及其形成方法本专利申请要求在2006年10月19日提交的韩国专利申请No. 2006-0101957的外国优先权益，其整体内容在此处通过引用结合到本 申请中。技术领域此处公开的示例性实施例通常涉及线的形成，更具体地，涉及半 导体器件中的位线的形成。此处公开的示例性实施例还涉及诸如非易 失存储器器件的半导体器件中的位线以及其形成方法。
背景技术：
随着半导体器件变得日益集成化，图案的宽度和相邻图案之间的 间距减小。传统上，通过执行多种光刻工艺形成细微图案。然而，随 着半导体器件集成程度的提高，该光刻工艺中的失准容限减小。因此，在光刻工艺过程中细微图案(例如，接触)常常相对于下面的导电区 域失准。例如，即使在用于形成位线的光刻工艺过程中发生轻微程度 的失准，由此仍使一个位线与相邻的位线桥接。而且，由于光刻工艺 容限的减小，相邻的位线可能变得相互电气连接。发明内容此处描述的示例性实施例提供了一种导电线结构以及其形成方 法。此处描述的示例性实施例还提供了一种包括位线的非易失存储器 器件以及其形成方法。此处描述的示例性实施例还提供了一种包括非易失存储器器件的存储器卡。此处描述的示例性实施例还提供了一种 包括非易失存储器器件的堆叠存储器器件。此处示例性描述的一个实施例的特征在于， 一种用于形成导电线8
的方法，其包括在基板上形成绝缘层，该基板包括多个第一区域和 多个第二区域，每个第二区域设置在相邻的第一区域之间；在绝缘层 上形成多个第一导电线，该第一导电线通过各个穿过绝缘层的第一接 触，电气连接到各个第一区域；在第一线的侧壁上形成多个隔层；通 过移除多个隔层中的相邻隔层之间的绝缘层，在相邻的第一接触之间 形成多个接触孔，该接触孔使各个第二区域暴露；并且形成多个第二 接触，其填充各个接触孔，并且形成多个第二导电线，其电气连接到 各个第二接触。此处示例性描述的另一实施例的特征在于， 一种形成非易失存储 器器件的方法，其包括在具有多个有源区的基板上形成串选择线、 地选择线、以及在串选择线和地选择线之间的多个字线，串选择线和 地选择线以及多个字线与有源区交叉；形成绝缘层，其覆盖地选择线、 串选择线和多个字线；对绝缘层构图，以形成多个第一接触孔；在各 个第一接触孔中形成多个第一接触，并且形成多个第一位线，其电气 连接到各个第一接触；在第一位线的侧壁上形成多个隔层；通过移除 多个隔层中的相邻隔层之间的绝缘层，在多个第一接触孔中的相邻的 第一接触孔之间形成第二接触孔；并且在第二接触孔中形成第二接触， 并且形成第二位线，其电气连接到第二接触。此处示例性描述的另一实施例的特征在于， 一种堆叠存储器器件， 其包括多个基板，其具有至少两个堆叠基板；和存储器器件，其设 置在至少一个基板上。在该实施例中，可以根据前面段落中公开的方 法形成该存储器器件。此处示例性描述的另一实施例的特征在于， 一种存储器卡，其包 括微处理器；和联接到微处理器的存储器器件。在该实施例中，可 以根据前面段落中公开的方法形成该存储器器件。此处示例性描述的另一实施例的特征在于， 一种半导体器件，其
包括多个第一位线和连接到各个第一位线的多个第一接触；在每个 第一位线的侧壁上形成的隔层；以及，自对准地设置在相邻的隔层之 间的第二位线和与第二位线自对准并且与之连接的第二接触。此处示例性描述的另一实施例的特征在于， 一种非易失存储器器 件，其包括基板，其包括多个由器件隔离区限定的有源区；串选择 线、地选择线以及设置在串选择线和地选择线之间的多个字线，串选 择线和地选择线以及多个字线与有源区交叉；绝缘层，其覆盖串选择 线、地选择线、多个字线和有源区；第一接触，其穿过绝缘层并且电 气连接到奇数有源区；第一位线，其电气连接到各个第一接触；隔层， 其在第一位线的侧壁上形成；以及，第二位线，其自对准地设置在相 邻的隔层之间，和第二接触，其与第二位线自对准并且与之连接。此处示例性描述的另一实施例的特征在于， 一种形成半导体器件 的方法，其包括在基板上形成第一绝缘层；在第一绝缘层上形成第 一掩膜，第一掩膜限定开口；使用第一掩膜在第一绝缘层中形成第一 凹槽；在第一掩膜上和在第一凹槽的侧面上形成第二绝缘层，以限定 第二凹槽，该第二凹槽具有小于第一凹槽的宽度；形成第二掩膜，其 填充第二凹槽；通过移除第二绝缘层而形成用于位线的多个第三凹槽， 每个第三凹槽位于第一和第二掩膜之间；形成第三掩膜，其具有使第 三凹槽暴露的开口；形成多个接触孔，其设置在相邻的第一和第二掩 膜之间，并且通过将第三、第二和第一掩膜用作刻蚀掩膜来对第一绝 缘层构图，相对于第三凹槽自对准；在第一和第二掩膜上形成导电材 料，以填充第三凹槽和各个接触孔；并且通过在导电材料上执行刻蚀 工艺，形成多个导电线和多个接触，该接触相对于导电线自对准。此处示例性描述的另一实施例的特征在于， 一种形成线的方法， 其包括在基板上形成第一绝缘层；在第一绝缘层上形成第一掩膜， 该第一掩膜在其中限定第一凹槽；形成第二掩膜，其切分第一凹槽， 该第二掩膜设置在第一凹槽中并且限定第一和第二掩膜之间的多个第
三凹槽；形成第三掩膜，该第三掩膜具有与多个第三凹槽中的至少一 个第三凹槽交叉的开口；通过将第三掩膜、第二掩膜和第一掩膜用作 刻蚀掩膜对第一绝缘层构图，形成多个接触孔，其与第三凹槽自对准； 并且，通过使用导电材料填充接触孔和第三凹槽并刻蚀导电材料，形 成多个导电线和相对于对应的导电线自对准的多个接触。此处示例性描述的另一实施例的特征在于， 一种用于形成半导体 器件的方法，其包括在基板上形成第一绝缘层；形成多个穿过第一 绝缘层的第一接触；在多个第一接触中的相邻的第一接触之间形成穿 过第一绝缘层的第二接触；在第一绝缘层上形成绝缘结构，该绝缘结 构限定凹槽，其中至少一部分第一绝缘层限定凹槽的下表面；在第一 绝缘层上形成多个第一导电线，多个第一导电线电气连接到多个第一 接触中的对应的第一接触；并且在凹槽中形成第二导电线，该第二导 电线电气连接到第二接触，其中在多个第一导电线中的相邻的第一导 电线的侧壁上形成绝缘结构。此处示例性描述的另一实施例的特征在于， 一种半导体器件，其 包括基板上的第一绝缘层；多个第一接触，其穿过第一绝缘层；第 二接触，其穿过第一绝缘层并且位于多个接触中的相邻的接触之间； 第一绝缘层上的绝缘结构，该绝缘结构限定凹槽，其中至少一部分第 一绝缘层限定凹槽的下表面；第一绝缘层上的多个第一导电线，该多 个第一导电线电气连接到多个第一接触中的对应的第一接触；和凹槽 中的第二导电线，第二导电线电气连接到第二接触，其中在多个第一 导电线中的相邻的第一导电线的侧壁上形成绝缘结构。最后，此处示例性描述的另一实施例的特征在于， 一种形成半导 体器件的方法，其包括在基板上形成第一绝缘层；在第一绝缘层上 形成多个第一位线；在第一绝缘层上形成绝缘结构；并且在多个第一 位线之间在第一绝缘层上形成第二位线，其中第二位线相对于绝缘结 构自对准。
附图简述所包括的附图用于提供对示例性实施例的进一步的理解，并且被 并入本说明书且构成本说明书的一部分。


了本发明的示例性 实施例，并且连同描述一起，用于示例性地解释本发明的原理。在附 图中图1是非易失存储器器件的一个实施例的等效电路图； 图2是非易失存储器器件的另一实施例的等效电路图； 图3是示例性地说明了根据一个实施例的非易失存储器器件中的位线和对应的位线接触之间的连接的平面视图；图4是沿图3中的线I-I'截取的图3中示出的非易失存储器器件的截面视图；图5是沿图3中的线II-II'禾B in-nr截取的图3中示出的非易失存 储器器件的截面视图；图6-14是说明了用于形成非易失存储器器件的方法的示例性实施 例的截面视图；图15是非易失存储器器件的另一实施例的截面视图；图16-18是说明了用于形成非易失存储器器件的方法的另一示例 性实施例的截面视图；图19-26是说明了用于形成非易失存储器器件的方法的另一示例 性实施例的截面视图；图27是说明了用于形成非易失存储器器件的方法的另一示例性 实施例的截面视图；图28-35是说明了用于形成非易失存储器器件的方法的另一示例 性实施例的截面视图；图36是包括非易失存储器器件的堆叠存储器器件的示例性实施 例的截面视图；图37是包括非易失存储器器件的系统的示例性实施例的框图；并且图38是并入了非易失存储器器件的存储器卡的示例性实施例的
框图。 详细描述下文将参考附图更加详细地描述示例性实施例。然而，这些实施 例可以不同的形式实现，并且不应被解释为限于此处阐述的实施例。 相反地，这些实施例被提供为使得本公开内容将是全面的和完整的， 并且完全地将本发明的范围传达给本领域的技术人员。在附图中，出于使说明清楚的目的，层和区的尺寸被放大。还应 当理解，当提到层(或膜)位于另一层或基板上面时，其可以直接位 于该另一层或基板上面，或者其之间也可能存在插入的层。而且，应 当理解，当提到层位于另一层下面时，其可以直接位于该另一层下面， 或者其之间也可能存在一个或多个插入的层。此外，还应当理解，当提到层位于两个层之间时，其可以是该两个层之间唯一的层，或者其 之间也可能存在一个或多个插入的层。示例性实施例中提及的"半导体基板"或"基板"可以指基于任 意半导体的结构。基于半导体的结构可以包括绝缘体上硅(SOI)，其在绝缘层上具有硅、蓝宝石上硅(SOS)，其在蓝宝石上具有硅、锗硅、掺杂或未掺杂的硅、通过外延生长技术形成的外延层、以及其他的半 导体结构。此外，"半导体基板"或"基板"可以是其中已形成例如 存储器器件的任意半导体器件的半导体基板或基板。此处如下文使用的术语"奇数位线"和"偶数位线"是相对的。 当一个位线被称为"奇数位线"时，与该一个位线相邻的位线被称为 "偶数位线"。相反地，当一个位线被称为"偶数位线"时，与该一 个位线相邻的位线被称为"奇数位线"。例如，在考虑相邻的两个位 线时，当一个位线是"奇数位线"时，另一位线是"偶数位线"，反 之亦然。
此处描述的示例性实施例涉及一种形成线的方法以及由其得到的 线结构。该示例性实施例还涉及诸如存储器器件的半导体器件中的位 线的形成。该示例性实施例还涉及非易失存储器器件的位线以及其形 成方法。在下文中，将示例性地描述多种类型的线。而且，作为示例， 将描述非易失存储器器件的位线。图1是诸如NAND闪速存储器器件的非易失存储器器件的一个实施例的等效电路图。参考图1，串选择线SSL和地选择线GSL设置在行方向中(例如， x轴方向)，并且字线WLO WLm-l设置在串选择线SSL和地选择线 GSL之间。位线BLO BLn-l设置在列方向中(例如y轴方向)，以 同字线WLO WLm-l交叉。多个存储器单元联接到每个字线WLO WLm-l，由此配置在列方 向中的多个存储器单元MCO MCm-l串联连接，以形成单位NAND 串。串选择晶体管SST和地选择晶体管GST设置在每个单位NAND 串的两侧。配置在行方向中的串选择晶体管SST的栅极相互连接，以 形成串选择线SSL,并且配置在行方向中的地选择晶体管GST的栅极 相互连接，以形成地选择线GSL。位线连接到每个NAND串的各个串 选择晶体管SST (例如，经由漏极区)。地选择晶体管GST的源极区 连接到公共源极线CSL。图2是诸如NOR闪速存储器器件的非易失存储器器件的一个实施 例的等效电路图。参考图2，并且不同于图1的NAND闪速存储器器件，位线BL 和源极线S/L连接到每个存储器单元。g卩，配置在列方向中的存储器 单元相互隔开。 可以组合在字线中的存储器单元的类型和形式可以是许多种的。 例如，存储器单元可以包括隧穿绝缘层、存储层(或者电荷存储层) 和控制绝缘层(或者栅极间介电层)，其顺序堆叠在半导体基板上。 存储层可以包括能够存储来自基板的通过隧穿绝缘层注入的电荷的材 料。例如，存储层可以包括具有能够捕获具有高陷阱密度的电荷的绝 缘体材料。该绝缘体材料可以包括例如，氮化物、氧化铝(A1203)、氧化铪(HfO)、氧化铪铝(HfAlO)、氧化铪硅(HfSiO)或其组合。 此外，多晶硅纳米微粒、金属纳米微粒、富勒烯等，可用作存储层或 者并入到存储层中。诸如多晶硅的浮栅也可以用作存储层。在图1的NAND闪速存储器器件中，配置在列方向中的串选择晶 体管SST的漏极区连接到各个线BL0 BLn-l。在图2的NOR闪速存 储器器件中，位线BLO BLn-l连接到每个存储器单元。因此，为了形 成可靠的高度集成的闪速存储器器件，在NAND闪速存储器器件中位 线连接到对应的串选择晶体管SST，并且在NOR闪速存储器器件中位 线连接到各个存储器单元MC。根据此处描述的实施例，NAND闪速存储器器件的位线通过位线 接触而连接到串选择晶体管SST的漏极区，而NOR闪速存储器器件的 位线连接到存储器单元的源极/漏极区。在一个实施例中，位线可被提 供为第一位线或第二位线，其中第二位线可以设置在相邻的第一位线 之间。因此，奇数位线可被称为第一位线，而偶数位线可被称为第二 位线。每个位线电气连接到各个位线接触。在一个实施例中，第一位 线和第二位线可以具有不同的结构，并且因此可以根据不同的方法形 成。将通过参考图3 5描述该位线。图3是示出了根据一个实施例的NAND闪速存储器器件中的针对 奇数位线BL_0和偶数位线BL一E的连接以及各个奇数位线接触DC_0 和偶数位线接触DC一E的平面视图。
参考图3，奇数位线BL一0连接到各个奇数位线接触DC—O，而偶 数位线BL一E连接到各个偶数位线接触DC—E。在一个实施例中，偶数 位线BL—E和奇数位线BL—O可以具有相同的结构或者可以具有不同的 结构。当例如，偶数位线BL—E和奇数位线BL—O根据不同的方法形成 时，偶数位线BL—E和奇数位线BL—O在结构上可以不同。例如，奇数 位线BL一O可以使用光刻工艺形成，而偶数位线BL—E可以按自对准的 方式在奇数位线BL_0之间形成。而且，偶数位线接触DC一E可以按 自对准的方式在各个偶数位线BL_E上形成。由于偶数位线接触DC_E和对应的偶数位线BL—E可以以自对准 的方式形成，因此在一个实施例中，奇数位线BL—O和各个奇数位线 接触DC—O之间的重叠面积可以小于或者基本上等于偶数位线BL—E 和各个奇数位线接触DC—E之间的重叠面积。在一个实施例中，奇数 位线接触DC_0和串选择线SSL (或者串选择栅极)之间的距离可以 不同于或者基本上等于偶数位线接触DC—E和串选择线(或者串选择 栅极)之间的距离。参考图3，奇数位线接触DC_0和第一串选择线SSL_1 (或者第 一串选择栅极)之间的距离Dl可以大于偶数位线接触DC_E和第一串 选择线SSL—1 (或者第一串选择栅极)之间的距离D3。奇数位线接触 DC—O和第二串选择线SSL_2 (或者第二串选择栅极)之间的距离D2 可以小于偶数位线接触DC一E和第二串选择线SSL_2 (或者第二串选 择栅极)之间的距离D4。如上文所述，由于奇数位线和偶数位线是通 过不同的方法形成的，导致了该结构差异。图4是沿图3中的线I-I'截取的图3中示出的非易失存储器器件的 截面视图。参考图4，通过器件隔离区20可以限定基板10中的有源区30。 相邻的有源区30可以通过器件隔离区20相互电气绝缘。位线通过位 线接触而电气连接到各个有源区20。例如，位线接触71和76被形成 为穿过绝缘层30,以电气接触有源区。在一个实施例中，奇数位线和 偶数位线可以具有相同或不同的结构(例如，不同的宽度，不同的高 度、或者不同的宽度和高度)。例如，偶数位线86的高度可以小于奇 数位线81的高度。而且，奇数位线接触71的宽度Wi和奇数位线接触 81的宽度W2可以基本上相同。而且，偶数位线接触76的宽度w可以 小于偶数位线86的宽度w4，并且奇数位线接触81的宽度W2可以小于 偶数位线86的宽度w4。偶数位线接触76相对于各个偶数位线86自对 准。然而，当奇数位线81通过光刻工艺形成时，奇数位线81可以在 可接受的范围内相对于各个奇数位线接触71失准。图5是沿图3中的线II-n'和III-III'截取的图3中示出的非易失存 储器器件的截面视图。具体地，所说明的图5的左侧部分是沿图3中 的线II-II'截取的图3中示出的非易失存储器器件的截面视图，并且示 出了奇数位线的截面视图，而所说明的图5的左侧部分是沿图3中的 线III-Iir截取的图3中示出的非易失存储器器件的截面视图，并且示 出了偶数位线的截面视图。通常，参考图5，每个位线81和86电气连接到串选择线(或者 串选择栅极)外部的有源区，SP，漏极区39。具体地，位线81和86 分别经由位线接触71和76电气连接到第一串选择线SSL_1和第二串 选择线SSL—2之间的漏极区39。图6 14是说明了用于形成非易失存储器器件的方法的示例性实 施例的视图。具体地，图6、 8 10和12 14是沿图3中的线I-I'截取 的截面视图，而图7和11分别是对应于图6和图10的平面视图。参考图6和7，在基板10上形成器件隔离区域20，以限定多个有 源区30。而且，根据公知的方法形成串选择线41、地选择线(未示出) 以及串选择线和地选择线之间的多个字线43;因此，出于简明的目的，
将省略关于其形成的详细讨论。然而，简要地，在形成隧穿绝缘层33、存储层35、控制绝缘层37和导电层(未示出)之后，对于字线和选择 线，对导电层构图，以形成串选择线41、字线43和地选择线(未示出)， 所有这些线与有源区30和器件隔离区20交叉。可以在用于导电层的 构图工艺过程中，同时对导电层、隧穿绝缘层33、存储层35和控制绝 缘层37构图。通过执行离子注入工艺，在串选择线41外部的有源区 上形成漏极区39，在地选择线外部的有源区上形成源极区(未示出)， 并且在字线43之间在有源区上形成源极/漏极区(未示出)。在基板10上形成绝缘层50，以覆盖串选择线41、地选择线(未 示出)和字线43。在一个实施例中，绝缘层50可以包括诸如氧化物的 材料。在另一实施例中，绝缘层50可以包括氧化物和氮化物的多层结 构。具有限定奇数位线接触的多个第一开口 65的第一掩膜60形成在 绝缘层50上。第一掩模60的第一开口 65设置在串选择线41外部的 奇数有源区30_0上形成的漏极区上。gP，串选择线41外部的奇数有 源区30—0上形成的漏极区设置在第一掩膜60的第一开口 65中。如示 例性说明的，第一开口 65可以同奇数有源区30_0重叠(即，奇数漏 极区)。参考图8，第一掩膜60可以用作刻蚀掩膜，用于刻蚀绝缘层50、 控制绝缘层37、存储层35和隧穿绝缘层33，由此形成奇数接触孔53， 其使奇数有源区30—0中的漏极区39暴露。参考图9，移除第一掩膜60，在奇数接触孔53中形成奇数接触 71，并且使奇数位线81电气连接到各个奇数接触71。奇数接触71和 奇数位线81可以根据多种示例性方法中的任何方法形成。在一个示例性方法中，奇数位线81可以在形成奇数接触71之后 形成。即，在绝缘层50上形成具有良好阶梯覆盖的材料(例如硅)以 填充奇数接触孔53之后，执行平面化工艺(例如，化学机械研磨(CMP)、 回蚀等)，以在奇数接触孔53中形成奇数接触71。下一步，在奇数接触71和绝缘层50上形成用于位线的导电材料之后，在导电材料上执 行构图工艺，以形成奇数位线81，其电气连接到各个奇数接触71。这 里，可以在奇数位线81上形成包括诸如氮化物的材料的盖帽层90。形 成位线81的导电材料可以包括诸如金属、金属合金、硅化物、导电金 属氮化物、导电金属氧化物、硅等材料或者其组合。在另一示例性方法中，奇数接触71和对应的奇数位线81可以同 时形成。即，可以在绝缘层50上形成导电材料以填充奇数接触孔53， 并且随后可以执行构图工艺以形成奇数接触71和奇数位线81。导电材 料可以包括诸如金属、金属合金、硅化物、导电金属氮化物、导电金 属氧化物、硅等材料或者其组合。在一个示例性实施例中，如果位线 被形成为多层结构，则可以在绝缘层50上形成第一导电材料(例如， 硅)，以填充奇数接触孔53，并且可以在第一导电材料上形成第二导 电材料(例如，具有低电阻的金属)。然后，可以执行构图工艺以对 第二导电材料或者第二和第一导电材料构图。参考图10和11，在奇数位线81的侧壁上形成隔层93。隔层93 可以包括具有相对于绝缘层50的适当的刻蚀选择性的材料。当绝缘层 50被形成为多层时，隔层93可以包括具有相对于多层绝缘层50的最 上面的绝缘层的刻蚀选择性的材料。例如，隔层93可以包括氮化物(例 如，氮化硅)、氧化物(例如，氧化铝)或者氮氧化物(例如，氮氧 化硅)。由于隔层93是在相邻的奇数位线81的侧壁上形成的，因此 相邻的隔层93形成了线类型的凹槽100。在一个实施例中，这些线类 型的凹槽IOO可用于限定随后形成偶数位线的位置。在另一实施例中， 相邻的偶数和奇数位线可以通过在其之间提供的隔层93相互绝缘。下一步，并且如图ll所说明的，形成第二掩膜IIO，以限定奇数 位线接触。第二掩膜IIO包括第二开口 115，其使随后形成偶数位线接 触的区域暴露。例如，第二开口 115与在偶数有源区30—E上形成的至 少一个漏极区39重叠。在一个实施例中，第二掩膜110的第二开口 115 可以设置在相邻的串选择线41之间，并且在串选择线41的方向中延 伸，以使至少两个偶数有源区30—E及其之间的奇数有源区30_0重叠。 因此，第二开口 115可以是棒形或线形的，由此第二开口 115使至少 两个相邻的线类型的凹槽100暴露，并且使其之间的奇数位线81暴露。 所形成的第二掩膜110和隔层93可以共同用作刻蚀掩膜，用于形成串 选择线41之间的偶数位线接触76。因此，可以将偶数位线接触76限 制在隔层93之间，并且使其相对于线类型的凹槽100自对准，在该凹 槽100中随后将形成偶数位线86。参考图12，通过将第二掩膜110和隔层93用作刻蚀掩膜，刻蚀 暴露的绝缘层50、控制绝缘层37、存储层35和隧穿绝缘层33，以形 成相邻的奇数接触71之间的偶数接触孔56。由于隔层93具有相对于 绝缘层50的刻蚀选择性，因此其用作刻蚀掩膜。在刻蚀工艺过程中， 可以刻蚀一部分隔层93。在该实施例中，偶数接触孔56可以相对于对 应的线类型的凹槽100完全自对准，在该凹槽100中随后将形成偶数 位线86。而且，不会发生线类型的凹槽100和偶数接触孔56之间的失 准。在刻蚀工艺过程中，当刻蚀一部分隔层93时，随后形成的偶数位 线86的宽度可以大于奇数位线81的宽度。另一方面，通过改变隔层 93的宽度，可以调节线类型的凹槽100的宽度。因此，通过控制隔层 93的宽度，可以适当地调节随后形成的偶数位线86的宽度，以及偶数 和奇数位线71和76的宽度之间的比。偶数接触76和偶数位线86可以根据多种示例性方法中的任何方 法形成。例如，并且参考图13，通过使用导电材料填充偶数接触孔56 和隔层93之间的线类型的凹槽100，并且随后执行回蚀工艺，可以形 成偶数位线接触76。在执行回蚀工艺之前，可以执行CMP工艺。然后 可以在偶数位线接触76上形成用于位线86的导电材料，以填充隔层 93之间的线类型的凹槽100。
参考图14，可以在隔层93之间以自对准的方式形成偶数位线86， 并且通过刻蚀用于位线86的导电材料，使其电气连接到各个偶数位线 接触76。例如，可以执行CMP工艺，直至使奇数位线81的顶部表面 暴露，由此形成偶数位线86。形成位线86的导电材料可以包括诸如金 属、金属合金、硅化物、导电金属氮化物、导电金属氧化物、硅等材 料或者其组合。在另一示例性方法中，偶数位线和偶数位线接触可以同时形成。 即，可以形成导电材料，以填充偶数接触孔56和隔层93之间的线类 型的凹槽100，并且随后可以执行平面化工艺，以形成偶数位线86和 各个偶数位线接触76。根据所说明的实施例，不会发生偶数位线和各个位线接触之间的 失准。此外，由于偶数位线是在奇数位线形成之后以自对准的方式在 奇数位线之间形成的，因此相邻的位线之间的距离可以减小为超越光 刻工艺的分辨率(即，超越设计规则)。而且，防止了相邻位线之间 的电气连接。导电材料可以经历多种刻蚀以形成位线86。例如，在调节刻蚀量 时，可以将偶数位线形成为多种结构。例如，如果在形成用于位线86 的导电材料之后，执行平面化工艺直至使奇数位线上的盖帽层90暴露 (例如，如图13中所示)，则如图15中示例性示出的，偶数位线86 的顶部可以高于奇数位线81的顶部。通过对用于位线86的导电材料 进一步执行刻蚀工艺，可以使偶数位线86的顶部低于盖帽层90的顶 部表面，或者可以使其低于或者基本上等于奇数位线81的顶部。而且， 可以在偶数位线86上形成盖帽层90。尽管在上文的实施例中通过执行构图工艺形成了奇数位线，但是 其还可以根据镶嵌工艺形成。在该情况中，不会发生偶数位线和偶数 位线接触之间的失准，并且不会发生奇数位线和各个奇数位线接触之 间的失准。将参考图16 18更加详细地描述该镶嵌工艺。参考图16，可以通过如上文参考图6描述的相同或相似的方式， 在基板10上形成器件隔离区20、有源区30、串选择线SSL、字线、 和地选择线GSL，并且随后可以形成绝缘层50。绝缘层50可以包括单 个材料层，诸如氧化物，或者可以包括多层材料结构，诸如氧化物和 氮化物。然后可以在绝缘层50上形成模制层120。模制层120可以包 括具有相对于绝缘层50的刻蚀选择性的材料。例如，当绝缘层50包 括氧化物层时，模制层120可以包括诸如氮化物的材料。如图16中示 出的，在模制层120上执行构图工艺，以形成奇数线类型的开口 125 和奇数接触孔53。每个奇数线类型的开口 125限定奇数位线，而每个 奇数接触孔53关于奇数线类型的开口 125自对准并且限定奇数位线接 触。在所说明的实施例中，奇数线类型的开口 125的宽度可以大于或 者基本上等于奇数接触孔53的宽度。参考图17，通过使用导电材料填充每个奇数接触孔53和每个奇 数线类型的开口125,形成奇数位线接触71和奇数位线81。例如，在 模制层120上形成导电材料以填充奇数接触孔53和奇数线类型的开口 125之后，执行平面化工艺直至使模制层120暴露，由此形成奇数位线 81和奇数位线接触71。在一个实施例中，奇数位线81可以部分地填 充奇数线类型的开口 125，并且包括诸如氮化物的材料的绝缘层可用于 填充线类型的开口 125的剩余部分，由此形成盖帽层130。在一个实施 例中，通过在奇数位线81上执行额外的回蚀工艺，可以使盖帽层130 的顶部表面低于模制层120的顶部表面。在一个实施例中，盖帽层130 可以包括氧化物(例如，氧化铝、氧化硅等)。参考图18，在移除模制层120之后，通过如参考图IO讨论的相 似的方式，在奇数位线81的侧壁上形成隔层93。通过如参考图11描 述的相似的方式，可以形成具有第二开口的第二掩膜，以限定偶数接 触孔。由于随后的工艺与前面的实施例的工艺相同，因此出于简明的
目的，将省略描述。如上文参考图16 18所描述的，不会发生偶数位线和偶数位线接 触之间的失准以及奇数位线和奇数位线接触之间的失准。参考图19 26，将描述根据另一实施例的用于形成位线的方法。 图19、 21 23、 25和26是沿垂直于位线方向的线截取的截面视图。 图20和24分别是对应于图19和23的平面视图。参考图19和20，在基板210上形成第一绝缘层250。第一绝缘层 250可以包括诸如氧化物的材料。基板210包括多个有源区230，其由 器件隔离区220限定。相邻的有源区230通过器件隔离区220电气隔 离。即，在相邻的器件隔离区220之间限定有源区230，由此器件隔离 区和有源区交替设置在基板210上。形成第一掩膜图案261，以覆盖奇 数器件隔离区。第一掩膜图案261在列方向中(例如，y轴方向)延伸， 以覆盖奇数器件隔离区。由于第一掩膜图案261在第一绝缘层250上 形成以覆盖奇数器件隔离区，因此在由第一掩膜图案261暴露的第一 绝缘层250的部分中限定了多个第一凹槽265。第一掩膜图案261可被 形成为，使得每个第一凹槽265与偶数器件隔离区220和暴露的偶数 器件隔离区220两侧的有源区230重叠(或者使之暴露)。第一凹槽 265在列方向中延伸。第一掩膜图案261包括具有相对于第一绝缘层 250的刻蚀选择性的材料(例如，氮化物)。例如，在第一绝缘层250 上形成氮化硅层之后，可以通过执行光刻工艺形成第一掩膜图案261， 以对氮化硅层构图。此时，可以刻蚀第一掩膜图案261之间的第一绝 缘层250的部分。参考图21，形成第二绝缘层2卯，其具有相对于第一掩膜图案261 的刻蚀选择性。例如，第二绝缘层290可以包括氧化物(例如，氧化 硅)。在一个实施例中，第二绝缘层290可以具有基本上均匀的厚度， 并且在第一掩膜图案261的侧面和顶部表面上以及在第一绝缘层250
中所限定的多个第一凹槽265中形成。因此，第二绝缘层290限定了 多个第二凹槽295，其与偶数器件隔离区220重叠(或者使之暴露)。 第二凹槽295在列方向中延伸，以与偶数器件隔离区220重叠(或者 使之暴露)。参考图22，通过使用具有相对于第一绝缘层250和第二绝缘层290 具有刻蚀选择性的材料(例如，氮化硅)填充第二凹槽295，而形成第 二掩膜图案266。例如，在第二绝缘层290上形成氮化硅层以填充第二 凹槽295之后，通过经由回蚀工艺移除第二凹槽295外部的部分氮化 硅层，形成第二掩膜图案266。作为回蚀工艺的结果，第二掩膜图案 266覆盖偶数器件隔离区220。参考图23，在第二绝缘层290上执行刻蚀工艺，以移除第一掩膜 图案261上的第二绝缘层290的部分以及第一掩膜图案261和第二掩 膜图案266之间的第二绝缘层290的部分，由此同时形成第三凹槽257 和258。在所说明的实施例中，第三凹槽257可用于限定随后形成奇数 位线的位置，而第三凹槽258可用于限定随后形成偶数位线的位置。在所说明的实施例中，使用第二绝缘层290，通过自对准方法， 在第一掩膜图案261的相邻侧壁之间形成第二掩膜图案266。因此，在 第一掩膜图案261和相邻的第二掩膜图案266之间，以自对准的方法 限定了第三凹槽257和258。现在参考图23和24，形成第三掩膜300以提供限定位线接触孔 的开口 305。第三掩膜300的开口 305可以是棒形或线形的，并且在行 方向中(例如，x轴方向)延伸，以同时限定多个位线接触孔。例如， 第三掩膜300的开口 305同时使第三凹槽257和第三凹槽258暴露， 以限定将同时形成的偶数位线接触孔和奇数位线接触孔的位置。参考图25，将第三掩膜300、第二掩膜图案266和第一掩膜图案261用作刻蚀掩膜，对第一绝缘层250构图以形成相对于第三凹槽257 自对准的奇数位线接触孔253和相对于第三凹槽258自对准的偶数位 线接触孔254。然后移除第三掩膜300。参考图26，然后提供用于位线接触和位线的导电材料，以填充接 触孔253和254以及第三凹槽257和258。在导电材料上执行平面化工 艺直至使第一掩膜图案261和第二掩膜图案266暴露，由此形成位线 81和86以及位线接触71和81。在所说明的实施例中，偶数位线和奇 数位线同时形成。而且，不会发生偶数位线和对应的偶数位线接触之 间的失准以及奇数位线和对应的奇数位线接触之间的失准。根据该实 施例，偶数位线和奇数位线可以具有基本上相同的结构。例如，偶数 和奇数位线的高度和宽度可以基本上相同，并且偶数和奇数位线的顶 部表面可以基本上是共面的。参考图19 26，第二绝缘层的剩余的部分290r可以保持低于第二 掩膜图案266。即，尽管第一绝缘层250设置在偶数器件隔离区和第一 掩膜图案261之间，但是剩余部分290r可以保持在奇数器件隔离区和 第二掩膜图案266之间。通过与上文参考图6 15示例性描述的工艺相似的方式，可以形 成根据上文参考图19 26示例性描述的工艺形成的位线接触71和81 以及位线81和86。参考图27，在另一实施例中，第二绝缘层290可以在第一掩膜图 案261的侧壁上(例如，在第一掩膜图案261的凹槽中)形成，作为 隔层297，而非如图21所示通过填充第一凹槽265形成。在该实施例 中，未在第一绝缘层250中限定前面提及的第一凹槽265，并且在形成 第二绝缘层290之后，执行回蚀工艺以在第一掩膜图案261的侧壁上 形成隔层297。由于隔层297的形成，第二掩膜图案266直接接触第一 绝缘层250。然后参考图23描述的，继续用于形成位线接触和位线的 工艺。在图19 26的实施例中，在形成第三掩膜300之后，可以移除第一掩膜图案和第二掩膜图案之间的第二绝缘层290的部分，以限定第 三凹槽257和258。即，在形成奇数和偶数位线接触孔之后，移除相邻 的第一掩膜和第二掩膜之间的第二绝缘层290，以形成用于奇数和偶数 位线的第三凹槽257和258。图19 26说明了用于形成单元区域上的导电线的工艺。根据图 28 35中示例性说明的另一实施例，还可以在基板的外围电路区域上， 在单元区域上形成位线的同时，形成导电线。参考图28，通过参考图19和20描述的工艺，可以在单元区域和 外围电路区域上同时形成前面提及的第一掩膜图案261。在所说明的实 施例中，第一掩膜图案可以进一步包括第四凹槽267，其中形成导电线。参考图29和30，通过参考图21和22描述的工艺，可以在单元 区域和外围电路区域上同时形成前面提及的第二绝缘层2卯和第二掩 膜图案266。参考图31 32，在形成第二掩膜图案266之后并且在形成前面提 及的第三掩膜300之前，执行刻蚀工艺，以移除外围电路区域上的第 四凹槽267中的第二掩膜图案266和第二绝缘层290的部分，同时保 留由外围电路区域中的第一掩膜图案261限定的第四凹槽267。例如， 在单元和外围电路区域上形成第二掩膜图案266和第二绝缘层290之 后，可以形成保护掩膜(未示出)以覆盖单元区域。然后，移除未由 保护掩膜覆盖的外围电路区域中的第二掩膜图案266。再次参考图32，在移除单元区域上的第一掩膜图案261和第二掩 膜图案266上的以及其之间的第二绝缘层290时，还移除外围区域上 的第四凹槽267中的的第二绝缘层290的部分(例如，通过如参考图 23中示出的实施例描述的方式)，以暴露第四凹槽267。在另一实施例中，可以选择性地仅在单元区域上形成第二掩膜图 案和第二绝缘层，而非在单元和外围区域上形成第二掩膜图案和第二 绝缘层，并且随后选择性地移除外围电路区域上的第二掩膜图案和第 二绝缘层的部分。在该实施例中，将省略用于移除外围电路区域上的 第二掩膜图案和第二绝缘层的工艺。参考图33，在形成前面提及的如参考图23和24描述的具有第三 开口 305的第三掩膜300时，还可以在单元和外围电路区域中的第一 掩膜261和第一绝缘层250上形成第三掩膜300，并且其进一步包括开 口 307，其使外围电路区域上的第四凹槽267暴露。参考图34，在形成前面提及的如参考图25描述的接触孔时，可 以对第一绝缘层250构图，以形成接触孔258。如所示出的，接触孔 258是相对于第四凹槽267自对准的。参考图35，在例如通过刻蚀使前面提及的导电材料平面化以形成 位线和位线接触时，如图26中示出的，可以在外围电路区域中相似地 形成导电线88和用于导电线的接触78。上文实施例中的用于形成位线的方法可以应用于多种领域。例如， 该方法可用于形成如下导电线，其通过接触插塞电气连接到导电线下 面的对应的导电区域。此外，该方法可用于形成交叉点存储器器件， 其具有在顶部和底部电极的交叉点处(即，在顶部和底部电极相互交 叉的区域处)限定的存储层。因此，在交叉点存储器器件中通过接触 插塞连接顶部电极和底部电极时，可以应用上文的实施例中示例性描 述的方法。
根据本发明的实施例的用于形成半导体器件的方法和/或用于形成非易失存储器器件的方法可以应用于堆叠存储器器件或者三维存储器器件。在一个实施例中，堆叠存储器器件可以包括堆叠基板。多个堆叠基板中的至少一个基板可以包括储存器设备或者存储器芯片，并 且至少一个存储器器件可以包括根据上文示例性描述的实施例制造的非易失存储器器件。图36是包括非易失存储器器件的堆叠存储器器件的一个实施例 的截面视图。参考图36，堆叠存储器器件可以例如，包括第一级基板410、第 二级基板510和第三级基板610。第二级基板510和第三级基板610包 括存储器器件550和650。基板可以经由绝缘层430和530相互绝缘。 然而，每个基板上的存储器器件550和650可以相互电气连接或者不 相互电气连接。基板中的存储器器件可以相同或者不同地设置。例如，第二级基 板510中的存储器器件550可以是闪速存储器器件，而第三级基板610 中的存储器器件650可以是易失存储器器件，反之亦可。此外，特定 级基板中的存储器器件可以包括不同类型的存储器器件。例如，第二 级基板510中的存储器器件550可以包括除了非易失存储器器件以外 的易失存储器器件、铁电存储器、电阻存储器、相变存储器、磁存储 器或其组合。存储器器件可以是能够存储多个比特中的一个比特或者 多于两个比特的存储器。图37是根据本发明的实施例的包括非易失存储器器件的系统900 的框图。系统卯O可以在无线通信设备中使用，诸如PDA、膝上型计 算机、便携式计算机、网络终端、无线电话、移动电话、数字音乐播 放器、或者经由无线环境发射和/或接收信息的所有设备。
系统900可以包括控制器910、输入/输出设备920,诸如小键盘、 键盘和显示器、存储器930、和无线接口 940，其通过总线950相互组 合。控制器910可以包括多于一个微处理器、数字信号处理器、微控 制器或者与此相似的任何设备。存储器930可用于存储由控制器910 执行的命令。存储器930包括根据本发明的实施例的闪速存储器。存 储器930包括其他类型的存储器、易失存储器，其中任意的访问是可 行的、或者多种类型的存储器。系统900可以使用无线接口 940将数据发射到无线通信网络或者 自网络接收数据。例如，无线接口 940包括天线和无线收发信机。系统900可以在第三代通信系统的通信接口协议中使用，诸如 CDMA、 GSM、 NADC、 E-TDMA、 WCDMA和CDMA2000。此处示例性描述的半导体器件和/或非易失存储器器件可以应用 于存储器卡。图38是根据示例性实施例的应用了非易失存储器器件 1100的存储器卡1000的框图。参考图38，存储器卡1000可以包括用于编码的加密电路、逻辑 电路1020、数字信号处理器(DSP)和主处理器1040。此外，存储器 卡系统1000包括闪速存储器器件1100和其他多种类型的存储器，诸 如SRAM 1050、 DRAM 1060和ROM 1070。存储器卡系统1000包括 RF (高频/微波)电路1080和输入/输出电路1090。存储器卡1000中 的功能块IOIO通过系统总线相互连接。存储器卡IOOO根据外部主机(未示出)的控制操作，并且非易失 存储器器件1100根据主机的控制存储数据或者输出存储的数据。根据上文描述的示例性实施例，可以防止位线和位线接触之间的 失准。29
根据上文描述的示例性实施例，可以获得更加高度集成的存储器 器件。因此， 一个示例性实施例的特征在于， 一种用于形成导电线的方 法，其包括在基板上形成绝缘层，该基板包括多个第一区域和多个第 二区域，每个第二区域设置在相邻的第一区域之间。在绝缘层上形成 多个第一线，该第一线通过各个穿过绝缘层的第一接触电气连接到各 个第一区域。在第一线的侧面上形成隔层。通过移除相邻隔层之间的 绝缘层在相邻的第一接触之间形成多个接触孔，该接触孔使各个第二 区域暴露。形成多个第二接触，以填充对应的接触孔，并且形成多个 第二线，以电气连接到各个第二接触。其他示例性实施例的特征在于， 一种形成非易失存储器器件的方 法，其包括在具有多个有源区的基板上形成串选择线、地选择线、且 在串选择线和地选择线之间的多个字线，该串和地选择线以及多个字 线在有源区上交叉。形成绝缘层，以覆盖地选择线、串选择线和多个 字线。对绝缘层构图，以形成多个第一接触孔。形成多个第一接触以 填充各个第一接触孔，并且形成多个第一位线，以电气连接到各个第 一接触。在每个第一位线的侧面上形成隔层。通过移除相邻隔层之间 的绝缘层，在相邻的第一接触孔之间形成第二接触孔。形成第二接触 以填充第二接触孔，并且形成第二位线，以电气连接到第二接触。其他示例性实施例的特征在于， 一种半导体器件，其包括多个第 一位线和连接到各个第一位线的多个第一接触。在每个第一位线的侧 面上形成隔层。第二位线自对准地设置在相邻的隔层之间。第二接触 是自对准的，并且连接到第二位线。其他示例性实施例的特征在于， 一种非易失存储器器件，其包括 基板，其包括多个由器件隔离区限定的有源区。提供串选择线、地选 择线以及串选择线和地选择线之间的多个字线，其与有源区交叉。绝 缘层覆盖串选择线、地选择线、多个字线和有源区。第一接触穿过绝 缘层，以电气连接到奇数有源区，并且位线电气连接到各个第一接触。 在每个第一位线的侧面上提供隔层。在相邻的隔层之间自对准地提供第二位线。第二接触是自对准并且连接到第二位线。另一示例性实施例的特征在于， 一种形成半导体器件的方法，其 包括在基板上形成第一绝缘层。在第一绝缘层上形成多个间隔的第一 掩膜。在相邻的第一掩膜之间限定多个第一凹槽。在每个第一掩膜的 侧面上形成第二绝缘层，以限定多个第二凹槽，第二凹槽具有小于第 一凹槽的宽度。形成多个第二掩膜，以填充各个第二凹槽。形成多个 第二掩膜以填充各个第二凹槽。通过移除第二绝缘层形成用于位线的 多个第三凹槽，每个第三凹槽设置在相邻的第一和第二掩膜之间。形 成第三掩膜，该第三掩膜具有使第三凹槽暴露的开口。在相邻的第一 和第二掩膜之间形成多个接触孔，并且通过将第三掩膜、第二掩膜和 第一掩膜用作刻蚀掩膜对第一绝缘层构图，该接触孔与各个第三凹槽 自对准。在第一和第二掩膜上形成导电材料，以填充第三凹槽和各个 接触孔。通过在导电材料上执行刻蚀工艺形成多个导电线和多个接触， 该接触相对于各个线自对准。另一示例性实施例的特征在于， 一种形成导电线的方法，其包括 在基板上形成第一绝缘层。在第一绝缘层上形成多个间隔的第一掩膜。 形成多个第二掩膜，以切分在相邻的第一掩膜之间限定的第一凹槽， 每个第二掩膜设置在相邻的第一掩膜之间。形成第三掩膜，第三掩膜 具有与多个第三凹槽中的至少一个第三凹槽交叉的开口，该第三凹槽 由相邻的第一掩膜和第二掩膜限定。通过将第三掩膜、第二掩膜和第 一掩膜用作刻蚀掩膜对第一绝缘层构图，形成接触孔，其相对于第三 凹槽自对准。通过使用导电材料填充接触孔和第三凹槽并刻蚀所填充 的导电材料，形成多个导电线和相对于各个导电线自对准的多个接触。
某些示例性实施例的特征在于， 一种堆叠存储器器件，其包括多 个基板。存储器器件设置在至少一个基板上。该存储器器件可以包括 通过示例性实施例形成的非易失存储器器件。其他示例性实施例的特征在于， 一种存储器卡，其包括微处理器 和联接到微处理器的存储器器件。该存储器器件可以包括通过示例性 实施例形成的非易失存储器器件。上文的公开内容应被视为说明性的而非限制性的，并且附属权利 要求应涵盖本发明的真实精神和范围内的所有该修改方案、增强方案 和其他的实施例。因此，在法律允许的最大程度上，本发明的范围由 附属权利要求及其等效物的最广泛的可允许的解释确定，并且不应受 到前面的详细描述的约束或限制。
权利要求
1.一种用于形成半导体器件的方法，该方法包括在基板上形成绝缘层，所述基板包括多个第一区域和多个第二区域，至少一个第二区域设置在相邻的第一区域之间；在所述绝缘层上形成多个第一导电线，第一导电线通过穿过所述绝缘层的各个第一接触而电气连接到各个第一区域；在所述多个第一导电线的侧壁上形成多个隔层；通过移除所述多个隔层中的相邻隔层之间的绝缘层的部分，在相邻的第一接触之间形成多个接触孔，所述接触孔使各个第二区域暴露；并且形成填充各个接触孔的多个第二接触，并且形成电气连接到各个第二接触的多个第二导电线。
2. 如权利要求l所述的方法，其中形成所述多个接触孔包括形成具有开口的掩膜，所述开口与第二区域中的至少一个重叠；并且将所述掩膜和多个隔层用作刻蚀掩膜来刻蚀绝缘层。
3. 如权利要求2所述的方法，其中所述开口在第一导电线上延伸， 并且与多个第二区域重叠。
4. 如权利要求l所述的方法，其中形成多个第二接触和形成多个 第二导电线包括形成导电材料，其填充多个接触孔以及隔层之间的空间；并且 刻蚀导电材料，使得所述导电材料与第一导电线绝缘。
5. —种形成非易失存储器器件的方法，该方法包括在具有多个有源区的基板上形成串选择线、地选择线、以及在串 选择线和地选择线之间的多个字线，所述串选择线、地选择线以及多个字线与所述有源区交叉；形成绝缘层，其覆盖所述地选择线、串选择线和多个字线； 对所述绝缘层构图，以形成多个第一接触孔；在各个第一接触孔中形成多个第一接触，并且形成电气连接到各 个第一接触的多个第一位线；在所述第一位线的侧壁上形成多个隔层；通过移除所述多个隔层中的相邻隔层之间的绝缘层，在所述多个 第一接触孔中的相邻的第一接触孔之间形成第二接触孔；并且在第二接触孔中形成第二接触，并且形成电气连接到第二接触的 第二位线。
6. 如权利要求5所述的方法，其中形成第二接触孔包括 形成掩膜，其与相邻的第一接触之间的所述有源区重叠；并且 将所述掩膜和多个隔层用作刻蚀掩膜，刻蚀绝缘层。
7. 如权利要求6所述的方法，其中所述掩膜的开口与所述第一接 触中的至少一个重叠，并且在第一接触两侧与有源区重叠。
8. 如权利要求6所述的方法，其中形成第二接触和形成第二位线包括在第二接触孔中和在所述多个隔层中的相邻隔层之间的空间中形 成第一导电材料；刻蚀第一导电材料，使得第一导电材料的顶部表面低于第一位线 的顶部表面；在所述多个隔层中的相邻隔层之间形成第二导电材料；并且 刻蚀第二导电材料，使得第二导电材料与第一位线绝缘，其中第 二位线电气连接到第二接触。
9. 如权利要求6所述的方法，其中形成多个第一接触和形成多个 第一位线包括在绝缘层上和在所述多个第一接触孔中形成第一导电材料； 刻蚀第一导电材料；在之前刻蚀的第一导电材料上和在所述绝缘层上形成第二导电材 料；并且对第二导电材料构图。
10. —种堆叠存储器器件，包括 多个基板，其具有至少两个堆叠基板；和存储器器件，其设置在至少一个基板上，所述存储器器件包括通过权利要求5的方法形成的非易失存储器器件。
11. 一种存储器卡，包括 微处理器；和联接到所述微处理器的存储器器件，所述存储器器件包括通过权利要求5的方法形成的非易失存储器 器件。
12. —种半导体器件，包括多个第一位线和连接到各个第一位线的多个第一接触； 在第一位线的侧壁上形成的隔层；和自对准设置在相邻的隔层之间的第二位线，与第二位线自对准并 且与之连接的第二接触。
13. 如权利要求12所述的半导体器件，其中在第一位线和各个第 一接触之间的重叠面积大于第二位线和第二接触之间的重叠面积。
14. 如权利要求12所述的半导体器件，其中第一位线的高度不同 于第二位线的高度。
15. 如权利要求12所述的半导体器件，其中第一位线的宽度不同 于第二位线的宽度。
16. 如权利要求12所述的半导体器件，进一步包括串选择线、地选择线以及所述串选择线和地选择线之间的多个字线，第一接触和第 二接触电气连接到所述串选择线外部的各个漏极区。
17. 如权利要求16所述的半导体器件，其中串选择线和第一接触 之间的距离不同于串选择线和第二接触之间的距离。
18. —种非易失存储器器件，包括基板，其包括由器件隔离区限定的多个有源区； 串选择线、地选择线以及设置在串选择线和地选择线之间的多个 字线，所述串选择线和地选择线以及多个字线与所述有源区交叉；绝缘层，其覆盖所述串选择线、地选择线、多个字线和有源区； 第一接触，其穿过所述绝缘层并且电气连接到奇数有源区；第一位线，其电气连接到各个第一接触； 隔层，其在第一位线的侧壁上形成；和第二位线，其在相邻的隔层之间自对准地设置，第二接触，其与 第二位线自对准并且与之连接。
19. 如权利要求18所述的非易失存储器器件，其中在第一接触和 对应的第一位线之间的重叠面积大于第二接触和对应的第二位线之间 的重叠面积。
20. 如权利要求18所述的非易失存储器器件，其中在所述串选择 线和第一接触之间的距离不同于串选择线和第二接触之间的距离。
21. —种形成半导体器件的方法，该方法包括 在基板上形成第一绝缘层； 在第一绝缘层上形成第一掩膜，该第一掩膜限定开口； 使用第一掩膜在第一绝缘层中形成第一凹槽；在第一掩膜上和在第一凹槽的侧面上形成第二绝缘层，以限定第 二凹槽，该第二凹槽具有小于第一凹槽的宽度；形成第二掩膜，其至少部分地填充第二凹槽；通过移除第二绝缘层的部分而形成用于位线的多个第三凹槽，每 个第三凹槽位于第一和第二掩膜之间；形成第三掩膜，其具有使多个第三凹槽暴露的开口；通过将第三、第二和第一掩膜用作刻蚀掩膜对第一绝缘层构图而 形成多个接触孔，该多个接触孔设置在相邻的第一和第二掩膜之间并 且与第三凹槽自对准；在第一和第二掩膜上形成导电材料，以填充第三凹槽和各个接触 孔；并且通过在导电材料上执行刻蚀工艺，形成多个导电线和多个接触， 所述接触与各个导电线自对准。
22. 如权利要求21所述的方法，进一步包括在形成第一绝缘层z刖，使用器件隔离区在基板上限定多个有源区；并且 形成串选择线、地选择线以及在所述串选择线和地选择线之间设置的多个字线，该串选择线、地选择线和多个字线与所述有源区交叉， 其中每个导电线是电气连接到所述串选择线外部的各个有源区的位线。
23. 如权利要求22所述的方法，其中第一掩膜在奇数器件隔离区 上对准，而第二掩膜在偶数器件隔离区上对准。
24. —种形成半导体器件的方法，该方法包括-在基板上形成第一绝缘层；在第一绝缘层上形成第一掩膜，该第一掩膜在第一绝缘层中限定 第一凹槽；形成第二掩膜，其切分第一凹槽，该第二掩膜设置在第一凹槽中，并且限定第一和第二掩膜之间的多个第三凹槽；形成第三掩膜，该第三掩膜具有与多个第三凹槽中的至少一个第 三凹槽交叉的开口；通过将第三掩膜、第二掩膜和第一掩膜用作刻蚀掩膜对第一绝缘 层构图，形成多个接触孔，其与各个第三凹槽自对准；并且通过使用导电材料填充接触孔和第三凹槽并且刻蚀所述导电材 料，形成多个导电线和相对于对应的导电线自对准的多个接触。
25.如权利要求24所述的方法，其中形成第二掩膜包括 在第一掩膜的侧壁上形成第二绝缘层，以限定第二凹槽，其具有 小于第一凹槽的宽度；在第二凹槽中形成第二掩膜；并且通过移除第一掩膜和第二掩膜之间的第二绝缘层，限定第三凹槽。
全文摘要
在一个实施例中，半导体器件包括奇数接触和各个奇数线。通过执行刻蚀工艺，在奇数线的侧壁上形成隔层，并且形成用于偶数线的偶数开口。在偶数开口中形成偶数接触并且随后形成偶数线。
文档编号H01L21/768GK101165875SQ20071018185
公开日2008年4月23日 申请日期2007年10月19日 优先权日2006年10月19日
发明者朴载宽, 沈载煌, 郭东华, 金奇南, 金镇瑚 申请人:三星电子株式会社