有源元件阵列基板及其制造方法

专利名称：有源元件阵列基板及其制造方法
技术领域：
本发明涉及一种显示面板及其制造方法，且特别涉及一种有源元件阵列 基板及其制造方法。
背景技术：
随着科技进步，液晶显示器(liquid crystal display, LCD)及等离子显示 器(plasma display panel, PDP)等平板显示器(flat panel display)已渐渐取 代早期的阴极射线管显示器(cathode ray tube, CRT)而成为显示器商品的主 流。现今的平板显示器商品大多以液晶显示器为主，而目前液晶显示器以薄 膜晶体管液晶显示器(Thin Film Transistor Liquid Crystal Display, TFT-LCD) 最为普遍。 一般的彩色薄膜晶体管液晶显示器的液晶显示面板主要是由薄膜 晶体管阵列基板、彩色滤光基板和液晶层所构成。
图1为已知的薄膜晶体管的有源元件阵列基板的剖面示意图。请参照图 1，已知的有源元件阵列基板IOO包括基板110、多个栅极120a、多个第一 焊盘120b、栅极绝缘层130、多个沟道层140、多个源极150、多个漏极152、 保护层160以及透明导电层170。
上述栅极120a和第一焊盘120b乃由第一导电层120图案化而成。栅极 绝缘层130覆盖于栅极120a及第一焊盘120b之上，且栅极绝缘层130位于 沟道层140与栅极120a之间，而沟道层140位于栅极120a的上方。源极150 及漏极152分别覆盖于沟道层140的两侧。上述栅极120a、栅极绝缘层130、 沟道层140、源极150以及漏极152构成薄膜晶体管101。保护层160覆盖 住栅极绝缘层130、沟道层140、源极150以及漏极152。保护层160具有接 触窗164，以暴露出部分漏极152。栅极绝缘层130与保护层160具有接触 窗162，以暴露出部分第一焊盘120b。透明导电层170可分为经由接触窗164 与漏极152电连接的像素电极170a，以及经由接触窗162与第一焊盘120b 电连接的透明焊盘170b。
第一焊盘120b通常位于扫描线的末端，且其也称为扫描焊盘，并靠近
显示面板的边缘。第一焊盘120b经由透明焊盘170b以及异方性导电膜(ACF) 与用以驱动面板的集成电路(IC)电连接。 一般而言，第一导电层的材质为铝， 而透明导电层170的材质为铟锡氧化物(ITO)。因为铝与ITO之间的介面阻 值较高，所以第一焊盘120b与透明焊盘170b之间便有阻值较高的问题。因 此，此有源元件阵列基板100常会有电气特性差、电能消耗高、产品可靠度 低落以及使用寿命短等问题。前述问题虽可通过在铝上沉积一层钼或钛等金 属加以克服，但由于钼或钛的价格较铝昂贵，所以这种多层的第一焊盘会增 加制造成本。再者，因第一焊盘120b上仍存在栅极绝缘层130和保护层160 使得透明导电层170b形成于此时，易受此高度落差的存在而可能使得透明 导电层170b会产生裂缝于此接触窗162内，造成信号传递品质不佳。

发明内容
本发明提供一种有源元件阵列基板，其能够解决焊盘和第一图案化导电 层直接接触所造成的介面阻值过大的问题。
本发明提供一种有源元件阵列基板，其能够解决焊盘于接触窗中产生裂 缝而所造成造成信号传递品质不佳的问题。
本发明另提供一种有源元件阵列基板的制造方法，其可在不大幅修改现 有工艺的情况下，解决焊盘和第一图案化导电层直接接触所造成的介面阻值 过大的问题。
本发明又提供一种有源元件阵列基板及其制造方法，其可以解决焊盘连 接两导电层所造成的焊盘阻值过大的问题。
本发明再提供一种有源元件阵列基板的制造方法，其可在不大幅修改现 有工艺的情况下，解决焊盘连接两导电层所造成的焊盘阻值过大的问题。
本发明提供一种有源元件阵列基板，其包括基板、第一图案化导电层、 图案化介电层、多个沟道层、第二图案化导电层、图案化保护层以及第三图 案化导电层。第一图案化导电层配置于基板上，且第一图案化导电层包括多 个栅极以及多个第一焊盘。图案化介电层配置于基板上，而图案化介电层包 括覆盖这这些栅极的第一介电区块以及暴露出这这些第一焊盘的第二介电 区块，且第一介电区块的厚度实质上大于第二介电区块的厚度。多个沟道层配置于各栅极上方的图案化介电层上。第二图案化导电层配置于图案化介电 层与这些沟道层上，且第二图案化导电层包括多个位于各栅极两侧上方的源 极与漏极，以及多个位于各第一焊盘上的第二焊盘。图案化保护层覆盖第二 图案化导电层，其中图案化保护层暴露出这些漏极以及这些第二焊盘。第三 图案化导电层配置于图案化保护层上，其中第三图案化导电层包括多个与各 漏极连接的像素电极以及多个位于各第二焊盘上的第三焊盘。
根据本发明的有源元件阵列基板，其中所述第一图案化导电层还包括多 条扫描线，其中所述多条扫描线与所述多个栅极以及部分的所述多个第一焊 盘电连接。
根据本发明的有源元件阵列基板，其中所述第二图案化导电层还包括多 条数据线，其中所述多条数据线与所述多个源极以及部分的所述多个第一焊 盘电连接。
本发明另提供一种有源元件阵列基板的制造方法，其包括下列步骤。首 先，提供基板。之后，形成第一图案化导电层于基板上，且第一图案化导电 层包括多个栅极以及多个第一焊盘。接着，形成图案化介电层于基板上，以 使图案化介电层包括覆盖这些栅极的第一介电区块以及暴露出这些第一焊 盘的第二介电区块，且第一介电区块的厚度大于第二介电区块的厚度。接下 来，同时形成多个沟道层以及第二图案化导电层于图案化介电层上，以使各 沟道层形成于各栅极上方，且第二图案化导电层包括多个位于各栅极两侧上 方的源极与漏极，以及多个位于各第一焊盘上的第二焊盘，其中栅极、沟道 层、源极以及漏极构成薄膜晶体管。然后，形成图案化保护层于图案化介电 层与各薄膜晶体管上，以使图案化保护层暴露出这些漏极以及这些第二焊 盘。最后，形成第三图案化导电层于图案化保护层上，其中第三图案化导电 层包括多个与各漏极连接的像素电极以及多个位于各第二焊盘上的第三焊 盘。
根据本发明的有源元件阵列基板的制造方法，其中形成所述图案化介电 层的方法包括形成介电层以及半导体层于所述第一图案化导电层上；于所 述半导体层上形成第一光致抗蚀剂层，其中所述第一光致抗蚀剂层分为位于 所述多个薄膜晶体管上方的第一光致抗蚀剂区块以及邻接于所述第一区块 的第二光致抗蚀剂区块，所述第二光致抗蚀剂区块位于所述非显示区的所述
半导体层上，所述第二光致抗蚀剂区块具有多个位于所述多个第一焊盘上方 的开口 ，且所述第一光致抗蚀剂区块的厚度实质上大于所述第二光致抗蚀剂
区块的厚度；以所述第一光致抗蚀剂层为掩模对所述半导体层以及所述图案 化介电层进行第一蚀刻工艺；减少所述第一光致抗蚀剂层的厚度，直到所述 第二光致抗蚀剂区块被完全移除；以及以剩余的所述第一光致抗蚀剂区块为 掩模对所述半导体层以及所述图案化介电层进行第二蚀刻工艺，以暴露出所 述多个第一焊盘。
根据本发明的有源元件阵列基板的制造方法，其中所述第一光致抗蚀剂 层的形成方法包括以第一光掩模为掩模，对所述第一光致抗蚀剂材料层进 行曝光，其中所述第一光掩模具有对应于所述多个开口的透光区、对应于所 述第一光致抗蚀剂区块的遮光区以及对应于所述第二光致抗蚀剂区块的半 透光区；以及对所述第一光致抗蚀剂材料层进行显影工艺。
根据本发明的有源元件阵列基板的制造方法，其中所述第一光掩模包括 半调式光掩模或灰调光掩模。
根据本发明的有源元件阵列基板的制造方法，其中减少所述第一光致抗 蚀剂层厚度的方法包括进行灰化工艺。
根据本发明的像素结构的制造方法，其中同时形成所述多个沟道层以及 所述第二图案化导电层的方法包括形成第二导电层于所述图案化介电层 上；形成第二光致抗蚀剂层于所述第二导电层上；以所述第二光致抗蚀剂层 为掩模移除部分所述第二导电层以及部分所述半导体层，以使各所述栅极上 方的剩余的所述第二导电层构成所述源极以及所述漏极，而使各所述栅极上 方的所述半导体层构成所述沟道层，并使各所述第一焊盘上的剩余的所述第 二金属层构成所述第二焊盘。
根据本发明的有源元件阵列基板的制造方法，其中所述第二光致抗蚀剂 层的形成方法包括以第二光掩模为掩模，对所述第二光致抗蚀剂层进行曝 光，其中所述第二光掩模具有透光区以及遮光区；以及对所述第二光致抗蚀 剂材料层进行显影工艺。
根据本发明的有源元件阵列基板的制造方法，其中在形成所述图案化保 护层的同时，还包括形成多个暴露出各所述漏极的第一接触窗以及多个暴露 出各所述第二焊盘的第二接触窗，以使各所述像素电极通过各所述第一接触
窗与各所述漏极连接，且各所述第三焊盘通过各所述第二接触窗与各所述第 二焊盘连接。
本发明再提供一种有源元件阵列基板，其包括基板、第一图案化导电层、 图案化介电层、多个沟道层、多个源极与漏极、多个第二焊盘、图案化保护 层以及第三图案化导电层。第一图案化导电层配置于基板上，且第一图案化 导电层包括多个栅极以及多个第一焊盘。图案化介电层配置于基板上，且图 案化介电层覆盖这些栅极及这些第一焊盘，而图案化介电层具有多个第一接 触窗，以暴露出部分各第一焊盘。多个沟道层配置于各栅极上方的图案化介 电层上。第二图案化导电层配置于图案化介电层与这些沟道层上，且第二图 案化导电层包括多个源极与漏极以及多个第二焊盘。多个源极与漏极位于各 栅极两侧上方。多个第二焊盘经由这些第一接触窗电连接至这些第一焊盘。 图案化保护层覆盖第二图案化导电层。第三图案化导电层配置于图案化保护 层上，其中图案化保护层具有多个第二接触窗以暴露出部分各第二焊盘，而 图案化介电层与图案化保护层具有第三接触窗以暴露出部分各第一导电层， 且第三图案化导电层经由这些第二接触窗电连线至这些第二焊盘与这些漏 极，并经由这些第三接触窗电连线至这些第一焊盘。
根据本发明的有源元件阵列基板，其中所述第三图案化导电层具有多个 与所述漏极电连接的像素电极以及多个与所述多个第一焊盘和所述多个第 二焊盘电连接的第三焊盘。
本发明又提供一种有源元件阵列基板的制造方法，其包括下列步骤。首 先，提供基板。接着，形成第一图案化导电层于基板上，第一图案化导电层 包括多个栅极以及多个第一焊盘。之后，形成图案化介电层于基板上，以使 图案化介电层覆盖这些栅极以及这些第一焊盘。接下来，同时于图案化介电 层上形成多个位于各栅极上方的沟道层以及于图案化介电层中形成多个第 一接触窗，其中这些第一接触窗暴露出部分各第一焊盘。然后，形成第二图 案化导电层于图案化介电层上，其中第二图案化导电层包括多个位于各栅极 两侧上方的源极与漏极以及多个第二焊盘，栅极、沟道层、源极以及漏极构 成薄膜晶体管，且这些第二焊盘经由这些第一接触窗电连接至这些第一焊 盘。接着，形成图案化保护层于图案化介电层、各薄膜晶体管以及这些第二 焊盘上，其中图案化保护层具有多个第二接触窗以暴露出部分各第二焊盘，
而图案化介电层与图案化保护层具有第三接触窗以暴露出部分各第一导电 层。最后，形成第三图案化导电层于图案化保护层上，其中第三图案化导电 层经由这些第二接触窗电连接至这些第二焊盘与这些漏极，并经由这些第三 接触窗电连接至这些第一焊盘。
根据本发明的有源元件阵列基板的制造方法，其中同时形成所述沟道层 以及所述多个第一接触窗的方法包括形成介电层以及半导体层于所述第一 图案化导电层上；于所述半导体层上形成光致抗蚀剂层，其中所述光致抗蚀 剂层分为位于所述多个薄膜晶体管上方的第一光致抗蚀剂区块以及邻接于 所述第一区块的第二光致抗蚀剂区块，所述第二光致抗蚀剂区块位于所述非 显示区的所述半导体层上，所述第二光致抗蚀剂区块具有多个位于所述第一 接触窗上方的开口 ，且所述第一光致抗蚀剂区块的厚度大于所述第二光致抗 蚀剂区块的厚度；以所述光致抗蚀剂层为掩模对所述半导体层以及所述图案 化介电层进行第一蚀刻工艺；减少所述光致抗蚀剂层的厚度，直到所述第二 光致抗蚀剂区块被完全移除；以及以剩余的所述第一光致抗蚀剂区块为掩模 对所述半导体层以及所述图案化介电层进行第二蚀刻工艺，形成多个第一接 触窗，以暴露出部分各所述第一焊盘。
根据本发明的有源元件阵列基板的制造方法，其中所述光致抗蚀剂层的 形成方法包括以光掩模为掩模，对所述光致抗蚀剂层进行曝光，其中所述 光掩模具有对应于所述多个第一接触窗的透光区、对应于所述第一光致抗蚀 剂区块的遮光区以及对应于所述第二光致抗蚀剂区块的半透光区；以及对所 述第一光致抗蚀剂材料层进行显影工艺。
根据本发明的有源元件阵列基板的制造方法，其中减少所述光致抗蚀剂 层厚度的方法包括进行灰化工艺。
由于本发明的部分实施例利用具有两种不同厚度的图案化介电层让第 一焊盘暴露，以使后续形成于图案化介电层上的第二焊盘能够直接与第一焊 盘接触。通过第二焊盘的连接，第一焊盘与后续形成的第三焊盘之间的介面 阻值可以有效地被降低。
由于本发明的部分实施例在制作沟道层的同时，形成多个第一接触窗， 以让第一焊盘暴露，以使后续形成于图案化介电层上的第二焊盘能够直接与 第一焊盘接触。通过第二焊盘的连接，第一焊盘与后续形成的第三图案化导
电层之间的介面阻值可以有效地被降低。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较 佳实施例，并配合附图，作详细说明如下。


图1为已知的薄膜晶体管的有源元件阵列基板的剖面示意图。
图2A至图2J为本发明第一实施例的有源元件阵列基板的制造方法的流 程示意图。
图2K为本发明第一实施例的有源元件阵列基板的上视示意图。
图3A至图3F为本发明第二实施例的有源元件阵列基板的制造方法的流
程示意图c
其中，附图标记说明如下
100、200、 300:有源元件阵列基;
110、210、 310:基板
120a、220a、 320a:栅极
120b、,220b、 320b:第一焊盘
130:栅极绝缘层
140、240b、 3德:沟道层
150、260a、 360a:源极
152、260b、 360b:漏极
160、280:保护层
162、164:接触窗
170:透明导电层
170a、290a、 390a:像素电极
170b:透明焊盘
201、301:薄膜晶体管
220、320:第一图案化导电层
222:扫描线
230、330:介电层
230,、330'、 330":图案化介电层
230a:第一介电区块
230b:第二介电区块
240、 240a、 340、 340a:半导体层
250、 350、 270、 380:光致抗蚀剂层
250a、 350a、 380a:第一光致抗蚀剂区块
250b、 350b、 380b:第二光致抗蚀剂区块
252:开口
260、 360:第二导电层 260':第二图案化导电层 260c、 360c:第二焊盘 262:数据线
280，、 370:图案化保护层 282、 352:第一接触窗 284、 382:第二接触窗 290、 390:第三图案化导电层 290b、 390b:第三焊盘 384:第三接触窗
Dl、 D2、 D3、 D4、 D5、 D6:厚度 Ll、 L4、 L6:透光区 L2、 L5、 L7:遮光区 L3、 L8:半透光区 Ml、 M2、 M3:光掩模
具体实施例方式
〔第一实施例〕
图2A至图2J为本发明第一实施例的有源元件阵列基板的制造方法的流 程示意图。请参照图2A，首先，在基板210上形成第一图案化导电层220， 且第一图案化导电层220包括多个栅极220a以及多个第一焊盘220b。在本 实施例中，形成第一图案化导电层220的方法可选用光刻蚀刻工艺，但不限 于此，也可选用网板印刷工艺、喷墨工艺、图案溅镀工艺、遮蔽沉积工艺、
或其它工艺、或上述的组合。在本实施例中，第一图案化导电层220可为多 层金属结构，如钼/铝湖、钛/铝/钛、钼/铝、铝湖、钛/铝、铝/钛等多层金属 结构，而钼、钛、铝其中至少一个也可选用下列材质来替换，如金、银、 铜、铁、锡、铅、钜、钨、钕、铪、或其它材料、或其它材料、或上述的氮 化物、或上述的氧化物、或上述的氮氧化物、或上述的合金、或上述的组合。 当然，第一图案化导电层220也可为单层金属结构，其材质例如为铝、金、 银、铜、铁、锡、铅、钜、钛、钽、钨、钕、铪、或其它材料、或上述的氮 化物、或上述的氧化物、或上述的氮氧化物、或上述的合金、或上述的组合。
接着请参照图2B，在形成第一图案化导电层220之后，依序形成介电 层230以及半导体层240，以全面性地覆盖于基板210上。在本实施例中， 介电层230与半导体层240例如是通过化学气相沉积(CVD)或其他方式形成。 一般而言，介电层230可为无机材质(如氮化硅、氧化硅、氮氧化硅、氧化 鎗、类黑钻石、硼硅玻璃、其它材料、或前述的组合)、有机材料(如光致 抗蚀剂、聚碳酸酯、聚酯类、聚环氧烷类、聚酰亚胺类、聚苯酚喹啉、苯环 丁烯、、聚醇类、聚烯类、聚苯类、聚酚类、聚醚类、聚酮类、聚酰类、聚 炔类、或其它材质、或上述的组合)、或上述的组合。半导体层240的材质可 为非晶硅层、多晶硅、单晶硅、微晶硅、或上述的组合。在本实施例中，半 导体层240为非晶硅层为范例，且其例如是由本征层(intrinsic layer),也称为 沟道层以及位于本征层上的欧姆接触层(ohmic contact layer)的垂直方向排列 所构成，其中欧姆接触层例如是N型掺杂的非晶硅层或P型掺杂的非晶硅层、 或上述的组合，但不限于此，本征层与欧姆接触层可位于同一层的半导体层 230中而呈水平排列的架构。此外，本实施例也可以额外增加至少一掺杂层 于本征层与欧姆接触层之间，且掺杂层的掺杂浓度约小于欧姆接触层的掺杂
浓度。或者，本征层也可为单层或多层的掺杂层，且所掺杂的浓度约小于欧 姆接触层的掺杂浓度。
请参照图2C，于半导体层240上形成第一光致抗蚀剂层250，其中第一 光致抗蚀剂层250分为位于欲形成薄膜晶体管上方的第一光致抗蚀剂区块 250a以及邻接于第一区块的第二光致抗蚀剂区块250b。第二光致抗蚀剂区 块250b具有多个位于第一焊盘220b上方的开口 252，且第一光致抗蚀剂区 块250a的厚度Dl实质上大于第二光致抗蚀剂区块250b的厚度D2。在本发明的较佳实施例中，第一光致抗蚀剂层250可采用下述的方法制 作。首先，以第一光掩模M1(例如半调式光掩模、狭缝图案光掩模、绕射 光掩模、灰调光掩模或其它相同类型的光掩模、或上述的组合)为掩模，对第
一光致抗蚀剂材料层进行曝光，其中第一光掩模M1具有对应于开口 252的 透光区Ll、对应于第一光致抗蚀剂区块250a的遮光区L2以及对应于第二 光致抗蚀剂区块250b的半透光区L3。然后，对第一光致抗蚀剂材料层进行 显影工艺。值得注意的是，图2B与图2C所示出的工艺步骤仅是用以举例说 明，其并非用以限定本发明。
请同时参照图2C及图2D，接下来，以第一光致抗蚀剂层250为掩模对 半导体层240以及介电层230进行第一蚀刻工艺。之后再减少光致抗蚀剂层 250的厚度，直到第二光致抗蚀剂区块250b被完全移除。在本实施例中，可 采用气体等离子处理工艺，例如灰化工艺(ashing)来减少光致抗蚀剂层250 的厚度。然后，以剩余的第一光致抗蚀剂区块250a为掩模，对半导体层240 以及介电层230进行第二蚀刻工艺，以使得图案化介电层230，暴露出第一 焊盘220b。
由图2D可知，形成于基板210上的图案化介电层230，包括覆盖住栅极 220a的第一介电区块230a以及暴露出第一焊盘220b的第二介电区块230b， 且第一介电区块230a的厚度D3实质上大于第二介电区块230b的厚度D4。 再者，较佳地，第二介电区块230b的厚度D4实质上等于第一焊盘220b的 厚度为范例，但不限于此，第二介电区块230b的厚度D4也可实质上不同于 第一焊盘220b的厚度，例如若蚀刻速度过快或蚀刻时间过长，则第二介 电区块230b的厚度D4实质上等于第一焊盘220b的厚度或是若蚀刻速度较 慢或蚀刻时间稍微不足，则第二介电区块230b的厚度D4实质上大于第一焊 盘220b的厚度。换言之，第二介电区块230b实质上并不会覆盖第一焊盘220b 尾端的表面上。
请参照图2E，在完成图案化介电层230之后，接着全面性地形成第二导 电层260于图案化介电层230，上。在本实施例中，第二导电层260可为多层 金属结构，如钼/铝湖、钛/铝/钛、钼/铝、铝湖、钛/铝、铝/钛等多层金属结 构，而钼、钛、铝其中至少一个也可选用下列材质来替换，如金、银、铜、 铁、锡、铅、钽、钨、钕、铪、或其它材料、或其它材料、或上述的氮化物、
或上述的氧化物、或上述的氮氧化物、或上述的合金、或上述的组合。当然，
第二导电层260也可为单层金属结构，其材质例如为铝、金、银、铜、铁、
锡、铅、钼、钛、钽、钨、钕、铪、或其它材料、或上述的氮化物、或上述 的氧化物、或上述的氮氧化物、或上述的合金、或上述的组合。
请参照图2F，接着，形成第二光致抗蚀剂材料层于第二导电层260。然 后，以第二光掩模M2为掩模，对第二光致抗蚀剂材料层进行曝光，其中第 二光掩模M2具有透光区L4以及遮光区L5。然后，对第二光致抗蚀剂材料 层进行显影工艺，以形成图案化的第二光致抗蚀剂层270于第二导电层260 上。值得注意的是，图2E与图2F所绘示出的工艺步骤仅是用以举例说明， 其并非用以限定本发明。
请同时参照图2F及图2G，接着，以图案化的第二光致抗蚀剂层270为 掩模，移除部分第二导电层260以及部分的半导体层240a，以于栅极220a 上方两侧形成源极260a以及漏极260b，而使各栅极220a上方的半导体层 240a构成沟道层240b，并使各第一焊盘220b上的剩余的第二导电层260，构 成第二焊盘260c，而剩余的第二导电层260，也称为第二图案化导电层。由图 2G可知，位在栅极220a上方且未被源极260a与漏极260b覆盖住的部分半 导体层240a会在形成第二图案化导电层260'的过程中一并被移除。详言之， 半导体层240a例如是由本征层以及位于本征层上的欧姆接触层的垂直方向 排列所构成，则未被源极260a与漏极260b覆盖住的部分欧姆接触层在此步 骤中会被移除，以避免源极260a与漏极260b之间短路，因此，此时的本征 层也称为沟道层。上述的栅极220a、沟道层240b、源极260a以及漏极260b 构成薄膜晶体管201。在本实施例中，薄膜晶体管201是以背沟道蚀刻架构 的底栅极型为实施例，但不限于此，也可为蚀刻终止架构的底栅极型、或其 它架构的底栅极型、或顶栅极型。再者，形成第二图案化导电层260'的方法 可选用光刻蚀刻工艺，但并不限于此，也可选用网板印刷工艺、喷墨工艺、 图案溅镀工艺、遮蔽沉积工艺、或其它工艺、或上述的组合。
请参照图2H，接着，全面性地形成保护层280于图案化介电层230'与 各薄膜晶体管201上。
请参照图21，然后，对保护层280进行图案化，以使图案化保护层280' 暴露出部分漏极260b以及部分第二焊盘260c。在本实施例中，形成图案化保护层280'的方法可选用光刻蚀刻工艺，但不限于此，也可选用网板印刷工 艺、喷墨工艺、图案溅镀工艺、遮蔽沉积工艺、或其它工艺、或上述组合。
请参照图2J，在完成图案化保护层280，之后，接着，形成第三图案化导 电层290于图案化保护层280，上，第三图案化导电层290包括与各漏极260b 连接的像素电极290a以及位于各第二焊盘260c上的第三焊盘2卯b。在本实 施例中，形成第三图案化导电层290的方法可选用光刻蚀刻工艺，但不限于 此，也可选用网板印刷工艺、喷墨工艺、图案溅镀工艺、遮蔽沉积工艺、或 其它工艺、或上述的组合。其中，本实施例所述的像素电极290a及第三焊 盘2卯b的材质皆为透明导电材质(如铟锡氧化物(indiumtinoxide，ITO)、铟 锌氧化物(indium zinc oxide, IZO)、铝锌氧化物(aluminum zinc oxide, AZO)、 铝锡氧化物(aluminum tin oxide, ATO)、镉锡氧化物(cadmium tin oxide, CTO)、 镉锌氧化物(cadmium zinc oxide， CZO)、氧化铪(hafnium oxide, HfO)、或其它 材料、或上述的组合的单层结构或多层结构)及一次光刻蚀刻为例。此时，第 三图案化导电层290及第三焊盘290b也可称为图案化透明导电层及透明焊 盘。然而，本发明的实施例并不限于此，第三图案化导电层290也可选用透 明导电材质(如上所述的材质)于焊盘中，而反射导电材质及/或透明导电材质 于像素电极中290a，且反射导电材质可为多层金属结构，如钼/铝/钼、钛/铝 /钛、钼/铝、铝湖、钛/铝、铝/钛等多层金属结构，而钼、钛、铝其中至少一 个也可选用下列材质来替换，如金、银、铜、铁、锡、铅、钽、钨、钕、 铪、或其它材料、或其它材料、或上述的氮化物、或上述的氧化物、或上述 的氮氧化物、或上述的合金、或上述的组合。当然，也可为单层金属结构， 其材质例如为铝、金、银、铜、铁、锡、铅、钼、钛、钽、钨、钕、铪、或 其它材料、或上述的氮化物、或上述的氧化物、或上述的氮氧化物、或上述 的合金、或上述的组合。换言之，第三图案化导电层290的像素电极2卯a 的材质可全部为透明导电材质、全部为反射导电材质、或部分为透明导电材 质及另一部分为反射导电材质，但第三焊盘290b都使用透明导电材质。如 果，像素电极使用的材质包含反射导电材质而第三焊盘为透明导电材质，以 光刻蚀刻工艺为例，基本上就需要至少一次光刻蚀刻工艺，较简单的方式为 二次或二次以上光刻蚀刻工艺。
请继续参照图2J，上述的图案化保护层280，具有暴露出各漏极260b的
第一接触窗282以及暴露出各第二焊盘260c的第二接触窗284。各像素电极 290a可通过各第一接触窗282与各漏极260b连接，而各第三焊盘290b可通 过各第二接触窗284与各第二焊盘260c连接。换言之，各第二焊盘260c的 下表面接触各第一焊盘220b的上表面，且各第三焊盘290b的下表面接触各 第二焊盘260c的上表面。
由于本发明的部分实施例利用具有两种不同厚度的图案化介电层让第 一焊盘暴露，以使后续形成于图案化介电层上的第二焊盘能够直接与第一焊 盘接触。第一焊盘通常位于扫描线的末端，也称为扫描焊盘，并靠近显示面 板的边缘。第一焊盘一般经由第三焊盘以及导电膜(如异方性导电膜、异方 性导电胶、粘着物内具有导电粒子、粘着胶内具有导电粒子、或其它种类) 与用以驱动面板的集成电路(IC)电连接。 一般而言，第一导电层的第一焊盘 的材质例如为铝，第二导电层的第二焊盘的表面材质例如为钼及/或钛，而第 三焊盘的材质例如为铟锡氧化物(Indium Tin Oxide， ITO)，也称为透明焊盘。 因为铝与ITO的介面的阻值较高，而钼(或钛)与ITO的介面的阻值较低，因 此通过第二焊盘的连接，本实施例可以避免第一焊盘与后续形成的第三焊盘 之间的介面阻值过高的问题。再者，第三焊盘2卯b形成于保护层280'上而 接触第二焊盘260c上，且第二焊盘260与第三焊盘2卯b的表面之间仅有保 护层280，厚度的落差，使得第三焊盘290b于接触窗284内与第二焊盘260c 接触时，可避免产生裂缝而造成信号传递不佳的问题。
请继续参照图2J，此有源元件阵列基板200包括基板210、第一图案化 导电层220、图案化介电层230'、多个沟道层240b、第二图案化导电层260'、 图案化保护层280，以及第三图案化导电层290。
上述第一图案化导电层220配置于基板210上，且第一图案化导电层220 包括多个栅极220a以及多个第一焊盘220b。图案化介电层230，配置于基板 上，而图案化介电层230，包括覆盖这栅极220a的第一介电区块230a以及暴 露出这第一焊盘220b的第二介电区块230b，且第一介电区块230a的厚度 D3实质上大于第二介电区块230b的厚度D4。多个沟道层240b配置于各栅 极220a上方的图案化介电层230，上。第二图案化导电层260配置于图案化 介电层230，与沟道层240b上，且第二图案化导电层260，包括多个位于各栅 极220a两侧上方的源极260a与漏极260b，以及多个位于各第一焊盘220b
上的第二焊盘260c。图案化保护层280，覆盖第二图案化导电层260'，其中图 案化保护层280，暴露出漏极260b以及第二焊盘290b。第三图案化导电层290 配置于图案化保护层280，上，其中第三图案化导电层290包括多个与各漏极 260b连接的像素电极290a以及多个位于各第二焊盘260c上的第三焊盘 290b。
图2K为本发明第一实施例的有源元件阵列基板的上视示意图。请参照 图2K，在本实施例中，上述第一图案化导电层220可以包括多条扫描线222， 而扫描线222与栅极220a以及部分的第一焊盘220b电连接，此部分的第一 焊盘也称为扫描焊盘。另外，上述的第二图案化导电层260，可以包括多条数 据线262且与多条扫描线222实质上交错，而数据线262与源极260a以及 另一部分的第一焊盘220b电连接，此部分的第一焊盘220b也称之为数据焊 盘，其中，扫描焊盘与数据焊盘是电性绝缘。值得注意的是，图2K中的各 项元件配置仅为举例说明之用，而非用以限制本发明。图2K中的扫描线222、 数据线262以及其它各元件的配置可以有多种不同的设计。换言之，第一实 施例的设计可运用于扫描焊盘及数据焊盘其中至少一个。
同前述，由于此有源元件阵列基板200的第一焊盘与第三焊盘之间具有 第二焊盘，故本发明可避免第一焊盘与第三焊盘直接接触时所导致的介面阻 值过高的问题。
(第二实施例〕
图3A至3F为本发明第二实施例的有源元件阵列基板的制造方法的流程 示意图。请参照图3A，首先，形成第一图案化导电层320于基板310上。 第一图案化导电层320包括多个栅极320a以及多个第一焊盘320b。本实施 例的形成第一图案化导电层320的方法可选用光刻蚀刻工艺，但不限于此， 也可选用网板印刷工艺、喷墨工艺、图案溅镀工艺、遮蔽沉积工艺、或其它 工艺、或上述的组合。在本实施例中，第一图案化导电层320可为多层金属 结构，如钼/铝/钼、钛/铝/钛、钼/铝、铝/钼、钛/铝、铝/钛等多层金属结构， 而钼、钛、铝其中至少一个也可选用下列材质来替换，如金、银、铜、铁、 锡、铅、钽、钨、钕、铪、或其它材料、或其它材料、或上述的氮化物、或 上述的氧化物、或上述的氮氧化物、或上述的合金、或上述的组合。当然， 第一图案化导电层320也可为单层金属结构，其材质例如为铝、金、银、铜、
铁、锡、铅、钼、钛、钽、钨、钕、铪、或其它材料、或上述的氮化物、或 上述的氧化物、或上述的氮氧化物、或上述的合金、或上述的组合。
请参照图3B，接着全面性地形成介电层330以及半导体层340于第一 图案化导电层320上。在本实施例中，介电层330与半导体层340例如是通 过化学气相沉积(CVD)或其他方式形成。 一般而言，介电层330可为无机材 质(如氮化硅、氧化硅、氮氧化硅、氧化鎗、类黑钻石、硼硅玻璃、或其它
材料、或前述的组合)、有机材料(如光致抗蚀剂、聚碳酸酯、聚酯类、聚
环氧烷类、聚酰亚胺类、聚苯酚喹啉、苯环丁烯、聚醇类、聚烯类、聚苯类、 聚酚类、聚醚类、聚酮类、聚酰类、聚炔类、或其它材质、或上述的组合)、
或上述的组合。半导体层340的材质可为非晶硅层、多晶硅、单晶硅、微晶 硅、或上述的组合。在本实施例中，半导体层340为非晶硅层为范例，且其 例如是由本征层以及位于本征层上的欧姆接触层的垂直方向排列所构成，其 中欧姆接触层例如是N型掺杂的非晶硅层或P型掺杂的非晶硅层、或上述的 组合，但不限于此，本征层与欧姆接触层可位于同一层的半导体层340中而 呈水平排列的架构。此外，本实施例也可以额外增加至少一掺杂层于本征层 与欧姆接触层之间，且掺杂层的掺杂浓度约小于欧姆接触层的掺杂浓度。或 者，本征层也可为单层或多层的掺杂层，且所掺杂的浓度约小于欧姆接触层 的掺杂浓度。接着于半导体层340上形成光致抗蚀剂层350，其中光致抗蚀 剂层350分为位于欲形成薄膜晶体管上方的第一光致抗蚀剂区块350a以及 邻接于第一区块的第二光致抗蚀剂区块350b，第二光致抗蚀剂区块350b位 于非显示区的半导体层上，第二光致抗蚀剂区块350b具有多个位于第一接 触窗352上方的开口 ，且第一光致抗蚀剂区块350a的厚度D5实质上大于第 二光致抗蚀剂区块350b的厚度D6。
在本发明的较佳实施例中，光致抗蚀剂层350可采用下述的方法制作。 首先，以光掩模M3(例如半调式光掩模、狭缝图案光掩模、绕射光掩模、 灰调光掩模或其它相同类型的光掩模、或上述的组合)为掩模，对光致抗蚀剂 材料层进行曝光，其中光掩模M3具有对应于第一接触窗352的透光区L6、 对应于第一光致抗蚀剂区块350a的遮光区L7以及对应于第二光致抗蚀剂区 块350b的半透光区L8。然后，对光致抗蚀剂材料层进行显影工艺。
请同时参照图3B及图3C，然后，以光致抗蚀剂层350为掩模对半导体
层340以及介电层330进行第一蚀刻工艺。接下来，再减少光致抗蚀剂层350 的厚度，直到第二光致抗蚀剂区块350b被完全移除。在本实施例中，可采 用气体等离子处理工艺，例如例如使用灰化工艺来减少光致抗蚀剂层350 的厚度。然后，以剩余的第一光致抗蚀剂区块350a为掩模对半导体层340 以及介电层330进行第二蚀刻工艺，以使图案化介电层330，中形成多个第一 接触窗352，以暴露出部分各第一焊盘320b。值得注意的是，图3B与图3C 所绘示出的工艺步骤仅是用以举例说明，其并非用以限定本发明。
由图3C可知，形成于基板310上的图案化介电层330覆盖住栅极320a 以及第一焊盘320b。同时，于图案化介电层330，上形成多个位于各栅极320a 上方的沟道层340a以及于图案化介电层330，中形成多个第一接触窗352，其 中第一接触窗352暴露出部分各第一焊盘320b。
请参照图3D，接着形成第二图案化导电层360于图案化介电层330'上， 其中第二图案化导电层360包括多个位于各栅极320a两侧上方的源极360a 与漏极360b以及多个第二焊盘360c。在本实施例中，第二图案化导电层360 可为多层金属结构，如钼/铝/钼、钛/铝/钛、钼/铝、铝/钼、钛/铝、铝/钛等多 层金属结构，而钼、钛、铝其中至少一个也可选用下列材质来替换，如金、 银、铜、铁、锡、铅、钽、钨、钕、铪、或其它材料、或其它材料、或上述 的氮化物、或上述的氧化物、或上述的氮氧化物、或上述的合金、或上述的 组合。当然，第二图案化导电层360也可为单层金属结构，其材质例如为铝、 金、银、铜、铁、锡、铅、钼、钛、钽、钨、钕、铪、或其它材料、或上述 的氮化物、或上述的氧化物、或上述的氮氧化物、或上述的合金、或上述的 组合。由图3D可知，位在栅极320a上方且未被源极360a与漏极360b覆盖 住的部分半导体层340a会在形成第二图案化导电层360的过程中一并被移 除。详言之，若半导体层340a例如是由本征层以及位于本征层上的欧姆接 触层的垂直方向排列所构成，则未被源极360a与漏极360b覆盖住的部分欧 姆接触层在此步骤中会被移除，以避免源极360a与漏极360b之间短路，因 此，此时的本征层也称为沟道层340b。上述的栅极320a、沟道层340b、源 极360a以及漏极360b构成薄膜晶体管301，且第二焊盘360c经由第一接触 窗352电连接至第一焊盘320b。在本实施例中，薄膜晶体管201是以背沟道 蚀刻架构的底栅极型为实施例，但不限于此，也可为蚀刻终止架构的底栅极
型、或其它架构的底栅极型、或顶栅极型。再者，形成第二图案化导电层360 的方法可选用光刻蚀刻工艺，但并不限于此，也可选用网板印刷工艺、喷墨 工艺、图案溅镀工艺、遮蔽沉积工艺、或其它工艺、或上述的组合。
请参照图3E，接着形成图案化保护层370于图案化介电层330"、各薄 膜晶体管301以及第二焊盘360c上。图案化保护层370具有多个第二接触 窗382以暴露出部分各第二焊盘360c以及部分各漏极360b。而图案化介电 层330"与图案化保护层370具有第三接触窗384以暴露出部分各第一导电层 320b。在本实施例中，形成图案化保护层370的方法可选用光刻蚀刻工艺， 但不限于此，也可选用网板印刷工艺、喷墨工艺、图案溅镀工艺、遮蔽沉积 工艺、或其它工艺、或上述的组合。
请参照图3F，接着形成第三图案化导电层390于图案化保护层370上， 第三图案化导电层390包括与各漏极360b连接的像素电极390a以及位于与 各第二焊盘360c上及各第一焊盘320b连接的第三焊盘390b。在本实施例中， 形成第三图案化导电层390的方法可选用光刻蚀刻工艺，但不限于此，也可 选用网板印刷工艺、喷墨工艺、图案溅镀工艺、遮蔽沉积工艺、或其它工艺、 或上述的组合。其中，本实施例所述的像素电极390a及第三焊盘390b的材 质皆为透明导电材质(如铟锡氧化物(indium tin oxide, ITO)、铟锌氧化物 (indium zinc oxide, IZO)、铝锌氧化物(aluminum zinc oxide, AZO)、铝锡氧化 物(aluminum tin oxide, ATO)、 f鬲锡氧化物(cadmium tin oxide, CTO)、镉锌氧 化物(cadmium zinc oxide, CZO)、氧化铪(hafnium oxide, HfO)、或其它材料、 或上述的组合的单层结构或多层结构)及一次光刻蚀刻为例。此时，第三图案 化导电层390及第三焊盘390b也可称的为图案化透明导电层及透明焊盘。 然而，本发明的实施例并不限于此，第三图案化导电层390也可选用透明导 电材质(如上所述的材质)于焊盘中，而反射导电材质及/或透明导电材质于像 素电极中390a，且反射导电材质可为多层金属结构，如钼/铝/钼、钛/铝/钛、 钼/铝、铝/钼、钛/铝、铝/钛等多层金属结构，而钼、钛、铝其中至少一个也 可选用下列材质来替换，如金、银、铜、铁、锡、铅、钽、钨、钕、铪、 或其它材料、或其它材料、或上述的氮化物、或上述的氧化物、或上述的氮 氧化物、或上述的合金、或上述的组合。当然，也可为单层金属结构，其材 质例如为铝、金、银、铜、铁、锡、铅、钼、钛、钽、钨、钕、铪、或其它
材料、或上述的氮化物、或上述的氧化物、或上述的氮氧化物、或上述的合
金、或上述的组合。换言之，第三图案化导电层390的像素电极390a的材 质可全部为透明导电材质、全部为反射导电材质、或部分为透明导电材质及 另一部分为反射导电材质，但第三焊盘390b都使用透明导电材质。若，像 素电极使用的材质包含反射导电材质而第三焊盘为透明导电材质，以光刻蚀 刻工艺为例，基本上就需要至少一次光刻蚀刻工艺，较简单的方式为二次或 二次以上光刻蚀刻工艺。
请继续参照图3F，上述的图案化保护层370具有分别暴露出各漏极360b 及各第二焊盘360c的第一接触窗382以及暴露出各第一焊盘320b的第二接 触窗384。各像素电极290a可通过各第一接触窗382与各漏极260b连接以 及，而各第三焊盘290b可分别通过各第一接触窗382与各第二焊盘360c连 接以及各第二接触窗384与各第一焊盘320b连接。换言之，各第二焊盘360c 的下表面接触各第一焊盘320b的上表面，且各第三焊盘390b的下表面接触 各第二焊盘360c的上表面及各第一焊盘320b的上表面。
由于本发明的部分实施例在制作沟道层的同时，形成多个第一接触窗， 以让部分第一焊盘暴露，以使后续形成于图案化介电层上的第二焊盘能够与 第一焊盘接触。相比之下，己知技术则使第一焊盘仅经由透明导电层直接连 接第二焊盘，而第一焊盘与第二焊盘并无直接接触。由于透明导电层的电阻 值远高于第一焊盘的电阻值及第二焊盘的电阻值，所以通过第一焊盘与第二 焊盘的直接接触，第一焊盘与第二焊盘之间的电阻值可以有效地被降低。再 者，通过此多阶式的连接方式，也可确保信号传递品质不易被接触窗内的第 三焊盘因厚度落差产生裂断等因素所影响的。
请继续参照图3F，此有源元件阵列基板300包括基板310、第一图案化 导电层320、图案化介电层330"、多个沟道层340b、多个源极360a与漏极 360b、多个第二焊盘360、图案化保护层370以及第三图案化导电层390。
上述的第一图案化导电层320配置于基板310上，且第一图案化导电层 320包括多个栅极320a以及多个第一焊盘320b。图案化介电层330"配置于 基板310上，且图案化介电层330"覆盖栅极320a及第一焊盘320b，而图案 化介电层330"具有多个第一接触窗352，以暴露出部分各第一焊盘320b。多 个沟道层340b配置于各栅极320a上方的图案化介电层330上。第二图案化
导电层360配置于图案化介电层330"与沟道层340b上，且第二图案化导电 层360包括多个源极360a与漏极360b以及多个第二焊盘360c。多个源极 360a与漏极360b位于各栅极320a两侧上方。多个第二焊盘360c经由第一 接触窗352电连接至第一焊盘320b。图案化保护层370覆盖第二图案化导电 层360。第三图案化导电层390配置于图案化保护层370上，其中图案化保 护层370具有多个第二接触窗382以暴露出部分各第二焊盘360c以及部分 各漏极360b，而图案化介电层330"与图案化保护层370具有第三接触窗384 以暴露出部分各第一导电层320b，且通过第三图案化导电层390的像素电极 390a经由第二接触窗382电连接至漏极360b，及第三图案化导电层的第三 焊盘390b经由第三接触窗384电连接至第一焊盘320b与第二接触窗382电 连接至第二焊盘360c。
再者，本发明上述的实施例，所使用于光刻蚀刻工艺范例中的光致抗蚀 剂材料，皆以正光致抗蚀剂为实施范例，但不限于此，也可使用负光致抗蚀 剂。举例可言，若光致抗蚀剂材料为正光致抗蚀剂，则要保留下来的光致抗 蚀剂厚度(即曝光及显影后的光致抗蚀剂厚度)及其对应的光掩模所在的区域 的关系，且以半透光掩模为例，半透光掩模上的透光区域，其所对应要保留 下来的光致抗蚀剂厚度接近于零，以暴露出之前的膜层、半透光掩模上的非 透光区域，其所对应要保留下来的光致抗蚀剂厚度接近未曝光及显影前的光 致抗蚀剂厚度、以及半透光掩模上的半透光区域，其所对应要保留下来的光 致抗蚀剂厚度实质上介于半透光掩模上的透光区域，其所对应要保留下来的 光致抗蚀剂厚度与半透光掩模上的非透光区域，其所对应要保留下来的光致 抗蚀剂厚度之间。若光致抗蚀剂材料为负光致抗蚀剂，则要保留下来的光致 抗蚀剂厚度(即曝光及显影后的光致抗蚀剂厚度)及其对应的光掩模所在的区 域的关系以半透光掩模为例，半透光掩模上的透光区域，其所对应要保留下 来的光致抗蚀剂厚度接近未曝光及显影前的光致抗蚀剂厚度、半透光掩模上 的非透光区域，其所对应要保留下来的光致抗蚀剂厚度接近于零，以暴露出 之前的膜层、以及半透光掩模上的半透光区域，其所对应要保留下来的光致 抗蚀剂厚度实质上介于半透光掩模上的透光区域，其所对应要保留下来的光 致抗蚀剂厚度与半透光掩模上的非透光区域其所对应要保留下来的光致抗 蚀剂厚度之间。
同上述，由于本实施例能使第二焊盘经由接触窗接触第一焊盘，且使第 三图案化导电层也同时经由接触窗接触第一焊盘和第二焊盘。相较之下，已 知技术则使第一焊盘仅经由透明导电层直接连接第二焊盘，而第一焊盘与第 二焊盘并无直接接触。由于透明导电层的电阻值远高于第一焊盘的电阻值及 第二焊盘的电阻值，所以本实施例的第一焊盘与第二焊盘之间的电阻值可以 有效地被降低。
综上所述，由于本发明的第三图案化导电层与第一焊盘之间具有第二焊 盘，所以本发明能解决第三图案化导电层和第一焊盘的介面阻值过高的问 题。另外，由于本发明可使第一焊盘经由接触窗直接接触第二焊盘，所以本 发明可以大幅降低第一焊盘与第二焊盘之间的电阻值。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何本领 域技术人员，在不脱离本发明的精神和范围内，当可作些许的变化与修改， 因此本发明的保护范围当视后附的权利要求所界定者为准。
权利要求
1.一种有源元件阵列基板，包括基板；第一图案化导电层，配置于所述基板上，所述第一图案化导电层包括多个栅极以及多个第一焊盘；图案化介电层，配置于所述基板上，所述图案化介电层包括覆盖所述多个栅极的第一介电区块以及暴露出所述多个第一焊盘的第二介电区块，且所述第一介电区块的厚度实质上大于所述第二介电区块的厚度；多个沟道层，配置于各所述栅极上方的所述图案化介电层上；第二图案化导电层，配置于所述图案化介电层与所述多个沟道层上，所述第二图案化导电层包括多个位于各所述栅极两侧上方的源极与漏极，以及多个位于各所述第一焊盘上的第二焊盘；图案化保护层，覆盖所述第二图案化导电层，其中所述图案化保护层暴露出所述多个漏极以及所述多个第二焊盘；以及第三图案化导电层，配置于所述图案化保护层上，其中所述第三图案化导电层包括多个与各所述漏极连接的像素电极以及多个位于各所述第二焊盘上的第三焊盘。
2. 如权利要求1所述的有源元件阵列基板，其中所述第一图案化导电层 还包括多条扫描线，其中所述多条扫描线与所述多个栅极以及部分的所述多 个第一焊盘电连接。
3. 如权利要求1所述的有源元件阵列基板，其中所述第二图案化导电层 还包括多条数据线，其中所述多条数据线与所述多个源极以及部分的所述多 个第一焊盘电连接。
4. 一种有源元件阵列基板的制造方法，包括 提供基板；形成第一图案化导电层于所述基板上，所述第一图案化导电层包括多个 栅极以及多个第一焊盘；形成图案化介电层于所述基板上，以使所述图案化介电层包括覆盖所述 多个栅极的第一介电区块以及暴露出所迷多个第一焊盘的第二介电区块，且 所述第一介电区块的厚度大于所述第二介电区块的厚度；同时形成多个沟道层以及第二图案化导电层于所述图案化介电层上，以 使各所述沟道层形成于各所述栅极上方，且所述第二图案化导电层包括多个 位于各所述栅极两侧上方的源极与漏极，以及多个位于各所述第一焊盘上的 第二焊盘，其中所述栅极、所述沟道层、所述源极以及所述漏极构成薄膜晶体管；形成图案化保护层于所述图案化介电层与各所述薄膜晶体管上，以使所 述图案化保护层暴露出所述多个漏极以及所述多个第二焊盘；以及形成第三图案化导电层于所述图案化保护层上，其中所述第三图案化导 电层包括多个与各所述漏极连接的像素电极以及多个位于各所述第二焊盘 上的第三焊盘。
5. 如权利要求4所述的有源元件阵列基板的制造方法，其中形成所述图案化介电层的方法包括形成介电层以及半导体层于所述第一图案化导电层上；于所述半导体层上形成第一光致抗蚀剂层，其中所述第一光致抗蚀剂层 分为位于所述多个薄膜晶体管上方的第一光致抗蚀剂区块以及邻接于所述 第一区块的第二光致抗蚀剂区块，所述第二光致抗蚀剂区块位于所述非显示 区的所述半导体层上，所述第二光致抗蚀剂区块具有多个位于所述多个第一 焊盘上方的开口，且所述第一光致抗蚀剂区块的厚度实质上大于所述第二光 致抗蚀剂区块的厚度；以所述第一光致抗蚀剂层为掩模对所述半导体层以及所述图案化介电 层进行第一蚀刻工艺；减少所述第一光致抗蚀剂层的厚度，直到所述第二光致抗蚀剂区块被完 全移除；以及以剩余的所述第一光致抗蚀剂区块为掩模对所述半导体层以及所述图 案化介电层进行第二蚀刻工艺，以暴露出所述多个第一焊盘。
6. 如权利要求5所述的有源元件阵列基板的制造方法，其中所述第一光 致抗蚀剂层的形成方法包括-以第一光掩模为掩模，对所述第一光致抗蚀剂材料层进行曝光，其中所 述第一光掩模具有对应于所述多个开口的透光区、对应于所述第一光致抗蚀 剂区块的遮光区以及对应于所述第二光致抗蚀剂区块的半透光区；以及对所述第一光致抗蚀剂材料层进行显影工艺。
7. 如权利要求6所述的有源元件阵列基板的制造方法，其中所述第一光掩模包括半调式光掩模或灰调光掩模。
8. 如权利要求5所述的有源元件阵列基板的制造方法，其中减少所述第 一光致抗蚀剂层厚度的方法包括进行灰化工艺。
9. 如权利要求4所述的有源元件阵列基板的制造方法，其中同时形成所 述多个沟道层以及所述第二图案化导电层的方法包括形成第二导电层于所述图案化介电层上； 形成第二光致抗蚀剂层于所述第二导电层上；以所述第二光致抗蚀剂层为掩模移除部分所述第二导电层以及部分所 述半导体层，以使各所述栅极上方的剩余的所述第二导电层构成所述源极以 及所述漏极，而使各所述栅极上方的所述半导体层构成所述沟道层，并使各 所述第一焊盘上的剩余的所述第二金属层构成所述第二焊盘。
10. 如权利要求9所述的有源元件阵列基板的制造方法，其中所述第二光 致抗蚀剂层的形成方法包括以第二光掩模为掩模，对所述第二光致抗蚀剂层进行曝光，其中所述第 二光掩模具有透光区以及遮光区；以及对所述第二光致抗蚀剂材料层进行显影工艺。
11. 如权利要求4所述的有源元件阵列基板的制造方法，其中在形成所述 图案化保护层的同时，还包括形成多个暴露出各所述漏极的第一接触窗以及 多个暴露出各所述第二焊盘的第二接触窗，以使各所述像素电极通过各所述 第一接触窗与各所述漏极连接，且各所述第三焊盘通过各所述第二接触窗与 各所述第二焊盘连接。
12. —种有源元件阵列基板，包括 , 基板；第一图案化导电层，配置于所述基板上，所述第一图案化导电层包括多 个栅极以及多个第一焊盘；图案化介电层，配置于所述基板上，所述图案化介电层覆盖所述多个栅 极及所述多个第一焊盘，且所述图案化介电层具有多个第一接触窗，以暴露 出部分各所述第一焊盘；多个沟道层，配置于各所述栅极上方的所述图案化介电层上； 第二图案化导电层，配置于所述图案化介电层与所述多个沟道层上，所 述第二图案化导电层包括多个源极与漏极，位于各所述栅极两侧上方；以及 多个第二焊盘，经由所述多个第一接触窗电连接至所述多个第一焊图案化保护层，覆盖所述第二图案化导电层；以及第三图案化导电层，配置于所述图案化保护层上，其中所述图案化保护 层具有多个第二接触窗以暴露出部分各所述第二焊盘，而所述图案化介电层 与所述图案化保护层具有第三接触窗以暴露出部分各所述第一导电层，且所 述第三图案化导电层经由所述多个第二接触窗电连线至所述多个第二焊盘 与所述多个漏极，并经由所述多个第三接触窗电连线至所述多个第一焊盘。
13. 如权利要求12所述的有源元件阵列基板，其中所述第三图案化导电 层具有多个与所述漏极电连接的像素电极以及多个与所述多个第一焊盘和 所述多个第二焊盘电连接的第三焊盘。
14. 一种有源元件阵列基板的制造方法，包括 提供基板；形成第一图案化导电层于所述基板上，所述第一图案化导电层包括多个 栅极以及多个第一焊盘；形成图案化介电层于所述基板上，以使所述图案化介电层覆盖所述多个 栅极以及所述多个第一焊盘；同时于所述图案化介电层上形成多个位于各所述栅极上方的沟道层以 及于所述图案化介电层中形成多个第一接触窗，其中所述多个第一接触窗暴 露出部分各所述第一焊盘；形成第二图案化导电层于所述图案化介电层上，其中所述第二图案化导 电层包括多个位于各所述栅极两侧上方的源极与漏极以及多个第二悍盘，所 述栅极、所述沟道层、所述源极以及所述漏极构成薄膜晶体管，且所述多个 第二焊盘经由所述多个第一接触窗电连接至所述多个第一焊盘；形成图案化保护层于所述图案化介电层、各所述薄膜晶体管以及所述多 个第二焊盘上，其中所述图案化保护层具有多个第二接触窗以暴露出部分各 所述第二焊盘，而所述图案化介电层与所述图案化保护层具有第三接触窗以 暴露出部分各所述第一导电层；以及形成第三图案化导电层于所述图案化保护层上，其中所述第三图案化导 电层经由所述多个第二接触窗电连接至所述多个第二焊盘与所述多个漏极， 并经由所述多个第三接触窗电连接至所述多个第一焊盘。
15. 如权利要求14所述的有源元件阵列基板的制造方法，其中同时形成 所述沟道层以及所述多个第一接触窗的方法包括形成介电层以及半导体层于所述第一图案化导电层上； 于所述半导体层上形成光致抗蚀剂层，其中所述光致抗蚀剂层分为位于 所述多个薄膜晶体管上方的第一光致抗蚀剂区块以及邻接于所述第一区块 的第二光致抗蚀剂区块，所述第二光致抗蚀剂区块位于所述非显示区的所述 半导体层上，所述第二光致抗蚀剂区块具有多个位于所述第一接触窗上方的 开口 ，且所述第一光致抗蚀剂区块的厚度大于所述第二光致抗蚀剂区块的厚 度；以所述光致抗蚀剂层为掩模对所述半导体层以及所述图案化介电层进 行第一蚀刻工艺；减少所述光致抗蚀剂层的厚度，直到所述第二光致抗蚀剂区块被完全移 除；以及以剩余的所述第一光致抗蚀剂区块为掩模对所述半导体层以及所述图 案化介电层进行第二蚀刻工艺，形成多个第一接触窗，以暴露出部分各所述 第一焊盘。
16. 如权利要求15所述的有源元件阵列基板的制造方法，其中所述光致 抗蚀剂层的形成方法包括以光掩模为掩模，对所述光致抗蚀剂层进行曝光，其中所述光掩模具有 对应于所述多个第一接触窗的透光区、对应于所述第一光致抗蚀剂区块的遮 光区以及对应于所述第二光致抗蚀剂区块的半透光区；以及对所述第一光致抗蚀剂材料层进行显影工艺。
17. 如权利要求15所述的有源元件阵列基板的制造方法，其中减少所述 光致抗蚀剂层厚度的方法包括进行灰化工艺。
全文摘要
本发明提供一种可应用于显示面板的有源元件阵列基板及其制造方法。在本发明的部分实施例中，由于有源元件阵列基板上的第一焊盘与第三焊盘之间具有第二焊盘，故本发明可避免第一焊盘与第三焊盘直接接触时所导致的介面阻值过高的问题。此外，在本发明的其他实施例中，由于有源元件阵列基板上的第一图案化导电层、第二图案化导电层以及第三图案化导电层会彼此电连接，因此可以有效的改善产品的信赖性。
文档编号H01L27/12GK101179085SQ200710193829
公开日2008年5月14日 申请日期2007年11月26日 优先权日2007年11月26日
发明者曾贵圣, 林俊男, 石明昌, 蔡东璋, 蔡文庆, 高逸群 申请人:友达光电股份有限公司