半导体结构的制作方法

专利名称：半导体结构的制作方法
技术领域：
本发明涉及集成电路，特别涉及具有应力通道区的金属氧化物半导体
(MOS)结构。
背景技术：
随着集成电路变得更小且更快，金属氧化物半导体器件的器件驱动电流的 改善己变得越来越重要。器件电流与栅极长度、栅极电容与载流子迁移率密切 相关。縮短多晶栅极长度、增加栅极电容以及增加载流子迁移率可改善器件电 流性能。随着努力縮减电路尺寸的同时，正在努力进行栅极长度的縮减。通过 一些努力，例如縮减栅极介电质的厚度、与增加栅极介电质常数等等，也已达 到增加栅极电容的目的。为了更进一步改善器件电流，还已经探索提升载流子 迁移率。
在为提高载流子迁移率所做的努力中，形成应力通道为已知实践方法。应 力可提高电子与空穴的整体迁移率，因此通过有应力表面的通道可提高金属氧 化物半导体器件的性能。该技术可在固定栅极长度且不增加电路制造或设计的 复杂度的情况下，改善金属氧化物半导体器件的性能。
当硅置于应力下，平面(in-plane)室温电子迁移率大幅增加。 一种产生 应力的方法是利用渐变的锗化硅外延层作为衬底，其中该渐变的锗化硅外延层 上形成有一层松弛的锗化硅。 一层硅形成于松弛的锗化硅层上。接着，形成金 属氧化物半导体器件于硅层上，而该硅层本身具有应力。既然锗化硅的晶格常 数大于硅的晶格常数，硅膜处于双轴张力下，因此载流子表现出应力提高的迁 移率。
在器件中的应力可具有三个方向的分量平行于金属氧化物半导体器件的 通道的长、平行于器件的通道的宽、以及垂直于通道平面。平行于器件通道的 长与宽的应力称为平面应力。研究已揭示出双轴平面张应力场可改善n型金属 氧化物半导体(NMOS)器件的性能，且平行于通道的长的方向的压縮应力可
改善p型金属氧化物半导体(PMOS)器件的性能。
一般，浅沟渠绝缘区对附近的金属氧化物半导体器件的通道区施加压縮应
力。这样对p型金属氧化物半导体器件有利，而对n型金属氧化物半导体器件 不利。在进一步的研究中，已揭示局部机械应力控制技术，以利用次大气压化 学气相沉积(Sub-atmospheric CVD; SACVD)形成浅沟渠绝缘区来改善n型 金属氧化物半导体器件的器件性能。由于浅沟渠绝缘区中的高收缩材料降低施 加在n型金属氧化物半导体器件的通道区的逆压縮应力，因此金属氧化物半导 体器件的通道区性能的下降较不严重。然而，也需要其它增加通道区所需应力 或降低通道区不想要的应力的方法。

发明内容
因此，本发明所要解决的技术问题是提供一种半导体结构，其凹陷处中的 嵌入式介电间隙壁介于邻近浅沟渠绝缘区与金属氧化物半导体器件之间，可有 效阻碍浅沟渠绝缘区施加在金属氧化物半导体器件的通道区上的应力。因此， 可改善金属氧化物半导体器件的性能。
本发明的另一目的是提供一种半导体结构，其介于金属氧化物半导体器件 与浅沟渠绝缘区的间的半导体衬底的凹陷处中设有外延区，因此可对金属氧化 物半导体器件的通道区施加所需应力，进而可提高半导体器件的性能。
本发明的又一目的是提供一种半导体结构的制造方法，其是形成具有高收 縮材料的浅沟渠绝缘区，因此有助于降低浅沟渠绝缘区所施加的有害的压縮应 力。
为了实现上述目的，本发明提供一种半导体结构，该半导体结构包括半导 体衬底；绝缘区，实质上从半导体衬底的上表面延伸进入半导体衬底中；嵌入 式介电间隙壁，邻近绝缘区，其中嵌入式介电间隙壁的底部紧邻半导体衬底； 以及半导体材料，紧邻嵌入式介电间隙壁的上边缘，且延伸在嵌入式介电间隙 壁的侧壁上。
为了实现上述目的，本发明还提供一种半导体结构，该半导体结构包括半 导体衬底；浅沟渠绝缘(STI)区，位于半导体衬底中；栅极堆栈，位于半导 体衬底的上表面上；以及凹陷处，从半导体衬底的上表面延伸进入半导体衬底 中。凹陷处介于浅沟渠绝缘区与栅极堆栈之间，且凹陷处具有第一侧壁面对浅
沟渠绝缘区、以及第二侧壁面对栅极堆栈。该半导体结构还包括嵌入式介电间 隙壁，位于凹陷处中且位于凹陷处的第一侧壁上；以及半导体材料，填充凹陷 处的剩余部。
为了实现上述目的，本发明又提供一种半导体结构，该半导体结构包括半 导体衬底；浅沟渠绝缘区，位于半导体衬底中；栅极堆栈，位于半导体衬底的 上表面上；以及外延半导体材料，位于半导体衬底的凹陷处中。外延半导体材 料介于浅沟渠绝缘区与栅极堆栈之间。外延半导体材料包括底部，该底部具有 第一侧壁面对浅沟渠绝缘区、以及第二侧壁面对栅极堆栈。半导体结构还包括 嵌入式介电间隙壁紧邻外延半导体材料的第一侧壁，其中外延半导体材料的上 部延伸在嵌入式介电间隙壁的上边缘上。
为了实现上述目的，本发明又提供一种半导体结构的制造方法，包括提供 半导体衬底；形成绝缘区于半导体衬底中；利用绝缘区作为掩膜蚀刻半导体衬 底，以形成凹陷处；形成嵌入式介电间隙壁于凹陷处中且位于凹陷处的侧壁上， 其中凹陷处的侧壁面对绝缘区；以及以半导体材料填充凹陷处。
为了实现上述目的，本发明又提供一种半导体结构的制造方法，包括提供 半导体衬底；形成浅沟渠绝缘区于半导体衬底中；形成栅极堆栈在半导体衬底 上且邻近浅沟渠绝缘区；形成栅极间隙壁于栅极堆栈的侧壁上，其中栅极间隙 壁介于栅极堆栈与浅沟渠绝缘区之间；利用栅极堆栈、栅极间隙壁与浅沟渠绝 缘区作为掩膜，使位于栅极间隙壁与浅沟渠绝缘区之间的半导体衬底的暴露部 分凹陷，以形成凹陷处；毯覆式地形成间隙层，其中此间隙层延伸进入凹陷处； 蚀刻间隙层以形成嵌入式介电间隙壁于凹陷处中；以及外延生长半导体材料于 凹陷处中，以形成外延区。
形成在凹陷处中的嵌入式介电间隙壁具有阻碍邻近浅沟渠绝缘区施加在 金属氧化物半导体器件的通道区的不想要应力的有利特征。因此，可改善金属 氧化物半导体器件的性能。
为了更完全了解本发明及其优点，现请参照下面结合附图的描述。


图1至图8示出制造本发明的一较佳实施例的中间阶段的剖面图，其中嵌 入式介电间隙壁形成于凹陷处且邻近于浅沟渠绝缘区；
图9示出仿真的电流-电压曲线。
主要器件符号说明
20:衬底22:焊盘层
24:硬模层26:光刻胶
28:开口34:浅沟渠绝缘区
38:栅极介电层40:栅极电极
42:轻惨杂源极/漏极区44:虚设间隙壁
46:倾斜边48:凹陷处
49:衬底区50:嵌入式介电层
54:嵌入式介电间隙壁56:嵌入式介电间隙壁
58:光刻胶60:上边缘
61:通道区62:上边缘
64:通道区66:外延区
68:源极与漏极区70:源极/漏极硅化区
72:金属氧化物半导体器件74:栅极间隙壁
661:外延区662::外延区
Dl:深度D2:距离
T:厚度倾斜角
具体实施例方式
以下将详细讨论本较佳实施例的制造与应用。然而，应该可了解的一点是， 本发明提供许多可应用的创造性概念，可实施在各种特定背景。所探讨的这些 特定实施例仅是用以说明制造与使用本发明的特定方式，而非用以限制本发 明。
在此提供一种降低金属氧化物半导体器件中不想要的应力的新颖方法及 其所形成的结构。以下描述制造本发明的实施例的各中间阶段。在本发明的所 有的各种附图与说明实施例中，相同参考号码用以指示相同元件。
请参照图l，提供衬底20，较佳是例如为半导体衬底。在一实施例中，衬 底20是体硅(bulk silicon)衬底。在其它实施例中，衬底20至少包括硅锗、 硅碳等等。在又一实施例中，衬底20具有绝缘硅(silicon-on-insulator)结构。
形成可选择的焊盘层(optional pad layer) 22与硬模层(hard mask layer) 24于衬底20上。焊盘层22较佳是通过热工艺所形成的薄氧化膜，且较佳是 用以降低衬底20与后续形成的硬模层24之间的应力。在较佳实施例中，硬模 层24是由利用低压化学气相沉积(LPCVD)形成的氮化硅所组成。在其它实 施例中，硬模层24是由高密度等离子体(HDP)氮化物或等离子体增益氮化 硅所构成。在又一些实施例中，硬模层24是利用氮所进行的热氮化或等离子 体阳极氮化而形成。在硬模层24上形成并图案化光刻胶(photoresist) 26。
图2示出多个开口 28形成于衬底20中，其中形成这些开口 28时较佳是 利用含氟化学物的各向异性等离子体蚀刻。这些开口 28定义出多个有源区， 以供金属氧化物半导体器件形成于其上。接着，移除光刻胶26。
请参照图3，将介电材料填入开口 28中，接着利用化学机械研磨(CMP) 移除过量的介电材料，而在开口 28中留下绝缘区，例如浅沟渠绝缘区34。硬 模层24作为化学机械研磨的终止层。较佳是利用高收缩间隙填充工艺来进行 介电材料的填充，如此一来，当退火后，所形成的介电材料具有高收縮率。填 充介电材料的方法较佳是选自于次大气压化学气相沉积与高密度等离子体沉 积工艺，例如高密度等离子体化学气相沉积、旋涂(spin-on)等等。然而，也 可采用其它常用的形成高收縮介电材料的方法。工艺前驱物可包括四乙基原硅 酸盐(TEOS)、臭氧、硅烷(silane)、氨气、氮气、氢气、氧气及上述气体 的组合。
接着，移除硬模层24与焊盘层22，如图4所示。若硬模层24是由氮化 硅所组成，则可利用磷酸(H3P04)来移除硬模层24，而若焊盘层22是由氧 化硅所组成，则可利用稀释的氢氟酸(HF)来移除焊盘层22。
请再次参照图4，形成栅极堆栈，其中该栅极堆栈可包括栅极介电层38 与栅极电极40，接着形成轻掺杂源极/漏极(LDD)区42。如在本技术领域中 所己知的，栅极介电层38可包括氧化硅或高介电常数介电材料，且栅极电极 40可包括掺杂的多晶硅或含金属的导电材料。形成栅极介电层38、栅极电极 40与轻掺杂源极/漏极区42的细节为本技术领域中所熟知的，因此在此不再重 复。在较佳实施例中，所产生的金属氧化物半导体器件为n型金属氧化物半导 体器件(NMOS)。因此，轻掺杂源极/漏极区42较佳是掺杂n型掺杂剂，例 如磷、砷及上述元素的组合。然而，若要形成p型金属氧化物半导体器件 (PMOS)，轻掺杂源极/漏极区42将掺杂p型惨杂剂。
图4还示出虚设间隙壁44的形成。如本技术领域中所知的，虚设间隙壁 44的形成较佳包括形成间隙层以及利用干法蚀刻移除间隙层的水平部。虚设 间隙壁44的倾斜边46较佳是呈倾斜状且具有小于90度的倾斜角a ，而此倾 斜角a更佳是小于约75度。通过调整间隙层的结构及/或材料，可縮减倾斜角 a 。替代性地，可通过调整干法蚀刻的工艺状况来縮减倾斜角a 。虚设间隙壁
44的材料可包括例如氮化硅与氧化硅等等，且可利用常用的方法，例如等离 子体增益化学气相沉积法(PECVD)来加以制作。
在图5中，对衬底20的暴露部分进行凹陷处理，而形成多个凹陷处48。 在一示范实施例中，凹陷处48的深度Dl介于约40nm与约100nm之间。在 较佳实施例中，上述的凹陷处理为各向异性的。由于浅沟渠绝缘区34的侧壁 通常轻微倾斜，因此薄衬底区49可继续存在于浅沟渠绝缘区34的侧壁上。然 而，若浅沟渠绝缘区34的侧壁为实质垂直，在衬底20的凹陷处理期间，衬底 区49会被移除。在其它实施例中，上述的凹陷处理为各向同性的，因此即使 浅沟渠绝缘区34的侧壁呈倾斜状，衬底区49也会被移除。请注意在形成凹陷 处48时，是利用浅沟渠绝缘区34、栅极电极40与虚设间隙壁44来作为掩膜， 因此凹陷处48的制作是以自对准方式进行。因此，本发明的实施例可大幅缩 减尺寸。
接着，形成嵌入式介电层50。嵌入式介电层50可由常用的介电材料所组 成，其中这些介电材料较佳是具有阻碍浅沟渠绝缘区34所施加的压縮应力的 能力。其中，嵌入式介电层50的示例材料包括氧化硅、氮氧化硅、四乙基原 硅酸盐氧化物与上述材料的组合。嵌入式介电层50还可为包括超过一层的复 合层，例如一层氮化硅层位于一层四乙基原硅酸盐氧化层上。嵌入式介电层 50的厚度T较佳是介于约25nm与约85nm之间。在一实施例中，嵌入式介电 层50是由不同于虚设间隙壁44的介电材料所组成，如此在后续嵌入式介电层 50的图案化(及可能的移除)中，虚设间隙壁44实质上是完整无缺的。
图6A至图6C示出嵌入式介电间隙壁54与56的形成。请参照图6A，进 行干法蚀刻以移除嵌入式介电层50的水平部分，而形成嵌入式介电间隙壁54 与56。嵌入式介电间隙壁56的上边缘60较佳是低于栅极介电层38的底面， 以确保所产生的金属氧化物半导体器件的通道区不会与后续形成的源极/漏极
区电性绝缘。嵌入式介电间隙壁56的上边缘60与栅极介电层38的底面的间 的距离D2更佳是实质等于或大于所形成的金属氧化物半导体器件的通道区61 的厚度。在一示范实施例中，距离D2大于约50A，更佳是介于约100A与约 350A之间。由于设有具倾斜边46的虚设间隙壁44，因此可有助于完全移除 高于栅极介电层38底面的嵌入式介电层50的部分。在一实施例中，嵌入式介 电间隙壁54的边缘可垂直浅沟渠绝缘区34的顶端。
图6B是示出图6A所示的结构的顶视图。嵌入式介电间隙壁54与56形 成间隙环环绕所形成的金属氧化物半导体器件的源极区、以及间隙环环绕所形 成的金属氧化物半导体器件的漏极区。
图6C是示出另一实施例。于嵌入式介电间隙壁54与56形成后，形成光 刻胶58来罩住嵌入式介电间隙壁54，而使嵌入式介电间隙壁56处于暴露状 态。接下来，进行蚀刻，较佳是湿法蚀刻，以移除嵌入式介电间隙壁56。在 此实施例中，嵌入式介电间隙壁54的上边缘62可稍微低于栅极介电层38的 底面。上边缘62更佳不是与栅极介电层38的底面实质同高度就是高于栅极介 电层38的底面，以达到较佳的应力阻碍能力。
在此实施例中，移除衬底区49 (请参照图5)，嵌入式介电间隙壁54实 际上与浅沟渠绝缘区34的侧壁接触。否则，嵌入式介电间隙壁54直接与衬底 区49的侧壁接触。
图7示出半导体材料生长于凹陷处48中，较佳是利用选择性外延生长 (SEG)来生长外延区66于凹陷处48中。在一实施例中，可生长实质纯硅于 凹陷处48中。在进行外延生长时，可注入所需的掺杂剂，较佳是n型掺杂剂。 为施加所需应力于所形成的金属氧化物半导体器件的通道区64，较佳是加入 可改变外延区66的晶格常数的元素。在较佳实施例中，外延生长硅碳于凹陷 处48中，其中碳的原子百分比较佳是介于约1%与约2%之间。替代性地，生 长锗化硅于凹陷处48中，其中锗的原子百分比较佳是介于约10%与约25%之 间。外延区66的外延生长可以单一步骤进行。替代性地，可进行二步骤的生 长。先形成外延区661 (外延区66的底部)，其中外延区661的上表面实质 与嵌入式介电间隙壁56及/或54的上缘同高。接着，改变工艺条件来形成外 延区662 (外延区66的上部)。在第一实施例中，外延区661的形成特别是 针对于降低位错(Dislocations)。在第二实施例中，外延区661具有较外延区662低的碳原子百分比，因此外延区66对通道区64施加较大的拉伸应力。外 延区66的上表面较佳是高于栅极介电层38的底面。外延区66的半导体材料 的晶格常数小于衬底20的晶格常数。
在图8中，移除虚设间隙壁44，再形成栅极间隙壁74。栅极间隙壁74 的厚度较佳是大于虚设间隙壁44。替代性地，虚设间隙壁44留在最终结构中。 接着，形成源极与漏极区68、以及源极/漏极硅化区70，其中源极与漏极区68 的至少一部分位于填充于凹陷处48中的外延区66的半导体材料中。如本技术 领域中所己知的，要形成n型金属氧化物半导体器件，须对源极与漏极区68 注入n型掺杂剂；而形成p型金属氧化物半导体器件则须p型掺杂剂的注入。 源极/漏极硅化区70的制作包括毯覆性地形成金属层、进行退火以使金属层与 底下的硅产生反应、以及移除未反应的金属层。因此形成金属氧化物半导体器 件72。形成源极与漏极区68以及源极/漏极硅化区70的细节为本技术领域中 所熟知的，因此在此便不再重复。
浅沟渠绝缘区34 —般对金属氧化物半导体器件72的通道区61施加压缩 应力。对n型金属氧化物半导体器件而言，利用次大气压化学气相沉积等技术 形成具有高收縮材料的浅沟渠绝缘区34，有助于降低浅沟渠绝缘区34所施加 的有害的压缩应力。由模拟结果可知，嵌入式介电间隙壁54与56具有阻碍有 害压縮应力的有利特征。此外，在n型金属氧化物半导体器件上所进行的仿真 结果显示出由于阻碍了有害压縮应力，本发明的实施例具有改善的驱动电流与 漏电流。图9示出包括嵌入式介电间隙壁54的第一样本金属氧化物半导体器 件(实心圆)、以及第二样本金属氧化物半导体器件(实心方块)的电流-电 压曲线，其中除了第二样本金属氧化物半导体器件不具有嵌入式介电间隙壁 54夕卜，第二样本金属氧化物半导体器件具有类似于第一样本金属氧化物半导 体器件的结构。从图9可发现第一样本器件的驱动电流远大于第二样本器件的 驱动电流。在进一步的模拟中，发现在相同操作条件下，第一样本金属氧化物 半导体器件的漏极-源极漏电流为约132 nA/Vm，而第二样本金属氧化物半导 体器件的漏极-源极漏电流为约1267nA^m，大于第一样本器件一个数量级。 该结果部分可能是由于嵌入式介电间隙壁的形成降低了沿着浅沟渠沟离区的 侧壁的结漏电流。
虽然本发明及其优点已详细揭示如上，应该了解的一点是在不脱离后附权
利要求书所界定的发明的精神与范围下，可在此进行各种变化、置换与替代。 此外，本申请的范围并不限于说明书中所描述的工艺、机器、制造、物质组成、 方式、方法与步骤的特定实施例中。如同在本技术领域中的普通技术人员可从 本发明的揭露中轻易了解到的是，现存或日后将发展出的工艺、机器、制造、 物质组成、方式、方法与步骤，当其可与如在此所描述的相关实施例执行实质 相同功能或达到实质相同结果时，均可根据本发明而加以应用。因此，所附权 利要求书旨在将这类的工艺、机器、制造、物质组成、方式、方法或步骤包含 于其范围中。
权利要求
1.一种半导体结构，其特征在于，至少包括半导体衬底；绝缘区，从该半导体衬底的上表面延伸进入该半导体衬底中；嵌入式介电间隙壁，邻近于该绝缘区，其中该嵌入式介电间隙壁的底部紧邻该半导体衬底；以及半导体材料，紧邻该嵌入式介电间隙壁的上边缘，且延伸在该嵌入式介电间隙壁的侧壁上。
2、 根据权利要求1所述的半导体结构，其特征在于，所述嵌入式介电间 隙壁的边缘垂直于所述绝缘区的顶端，其中该半导体结构还至少包括半导体 层水平地介于且紧邻该绝缘区与该嵌入式介电间隙壁之间，且其中该半导体 材料与该半导体衬底由相同材料组成。
3、 根据权利要求1所述的半导体结构，其特征在于，所述嵌入式介电间 隙壁的额外侧壁紧邻该绝缘区的侧壁。
4、 根据权利要求1所述的半导体结构，其特征在于，所述半导体材料至 少包括硅碳。
5、 根据权利要求l所述的半导体结构，其特征在于，还至少包括额外嵌 入式介电间隙壁邻近金属氧化物半导体器件，其中该额外嵌入式介电间隙壁 与该嵌入式介电间隙壁被该金属氧化物半导体器件的源极/漏极区所分开。
6、 一种半导体结构，其特征在于，至少包括 半导体衬底；浅沟渠绝缘区，位于该半导体衬底中； 栅极堆栈，位于该半导体衬底的上表面上；凹陷处，从该半导体衬底的上表面延伸进入该半导体衬底中，其中该凹 陷处介于该浅沟渠绝缘区与该栅极堆栈之间，且其中该凹陷处具有第一侧壁 面对该浅沟渠绝缘区、以及第二侧壁面对该栅极堆栈；嵌入式介电间隙壁，位于该凹陷处中且位于该凹陷处的该第一侧壁上；以及半导体材料，填充该凹陷处的剩余部。
7、 根据权利要求6所述的半导体结构，其特征在于，所述半导体材料的 上表面高于该嵌入式介电间隙壁。
8、 根据权利要求6所述的半导体结构，其特征在于，还至少包括额外嵌入式介电间隙壁位于该凹陷处的该第二侧壁上，且该额外嵌入式介电间隙壁 的上边缘低于该栅极堆栈的底面。
9、 根据权利要求8所述的半导体结构，其特征在于，还至少包括轻掺杂 源极/漏极区介于该凹陷处的该第二侧壁与源极/漏极区之间，其中该源极/漏 极区的至少一部分位于填充于该凹陷处中的该半导体材料中。
10、 一种半导体结构，其特征在于，至少包括半导体衬底；浅沟渠绝缘区，位于该半导体衬底中； 栅极堆栈，位于该半导体衬底的上表面上；外延半导体材料，位于该半导体衬底的凹陷处中，其中该外延半导体材 料介于该浅沟渠绝缘区与该栅极堆栈之间，且其中该外延半导体材料至少包 括底部，该底部具有第一侧壁面对该浅沟渠绝缘区、以及第二侧壁面对该栅 极堆栈；以及第一嵌入式介电间隙壁，紧邻该外延半导体材料的该第一侧壁，其中该 外延半导体材料的上部延伸在该第一嵌入式介电间隙壁的上边缘上。
11、 根据权利要求10所述的半导体结构，其特征在于，还至少包括第二 嵌入式介电间隙壁紧邻该半导体材料的该第二侧壁，其中该第二嵌入式介电 间隙壁的上边缘低于该栅极堆栈的底面且不高于位于该栅极堆栈底下的通道 区，而其中该外延半导体材料延伸在该第二嵌入式介电间隙壁的上边缘上。
12、 根据权利要求ll所述的半导体结构，其特征在于，所述第二嵌入式 介电间隙壁与所述栅极堆栈的边缘为被轻掺杂源极/漏极区所水平分开。
13、 根据权利要求10所述的半导体结构，其特征在于，所述半导体衬底 至少包括硅，且其中所述外延半导体材料至少包括硅碳。
14、 根据权利要求10所述的半导体结构，其特征在于，所述第一嵌入式 介电间隙壁的侧壁接触该浅沟渠绝缘区的侧壁。
15、 根据权利要求10所述的半导体结构，其特征在于，所述第一嵌入式 介电间隙壁的侧壁与所述浅沟渠绝缘区的侧壁被该半导体衬底的薄层所隔 开，且其中介于该半导体衬底的薄层与该第一嵌入式介电间隙壁之间的界面 垂直对准该浅沟渠绝缘区的顶端。
全文摘要
本发明涉及一种半导体结构，包括半导体衬底；绝缘区，实质上从半导体衬底的上表面延伸进入半导体衬底中；嵌入式介电间隙壁，邻近于绝缘区，其中该嵌入式介电间隙壁的底部紧邻该半导体衬底；以及半导体材料，紧邻该嵌入式介电间隙壁的上边缘，且延伸在嵌入式介电间隙壁的侧壁上。
文档编号H01L29/06GK101369598SQ200710306398
公开日2009年2月18日 申请日期2007年12月28日 优先权日2007年8月15日
发明者李文钦, 林宏年, 柯志欣 申请人:台湾积体电路制造股份有限公司