专利名称：用于形成屏蔽栅极沟槽fet的结构和方法
技术领域：
本发明大致涉及半导体功率场效应晶体管(FET )，并且具体地， 涉及含有连接在 一起的屏蔽电极和栅极电极的屏蔽栅极沟槽FET 。
背景技术：
屏蔽栅-才及沟槽FET相对于传统FET的优势在于，屏蔽电极减 小了栅极-漏极电容(Cgd)并提高了晶体管的截止电压。图1是传 统的屏蔽栅极沟槽MOSFET的简化截面图。n-型外延层102延伸至 n+衬底100上方。N+源才及区108和p+重体区域106形成于p-型体 区域104，所述体区域依次形成于外延层102。沟槽110延伸至体 区域104且终止于漂移区。沟槽110包括屏蔽电极114,位于栅极 电极122下方。4册4及电才及122通过4吏用4册4及电介质120而与其4卩近 的珪区域隔离，而屏蔽电极114通过使用比栅极电介质120厚的屏 蔽电介质112而与其邻近石圭区域隔离。
片册才及电^l和屏蔽电才及通过介电层116而4皮此隔离，该介电层还 称作才及间电介质或IED。 IED层116必须具有足够的质量和厚度来 支持可能存在于屏蔽电极114和栅极电极122之间的电势差。此外， 屏蔽电极114和IED层116之间的4妾口处或IED层116中的4妻口阱 (trap )电荷和介电阱电荷与用于形成IED层的方法主要相关。
典型地，有多种处理方法形成IED。然而，确保足够强度和足 够可靠的高质量IED以提供需要的电学特性，导致用于形成屏蔽栅极沟槽FET的工艺十分复杂。因此，需要一种用于形成屏蔽栅极沟 槽FET的结构和方法来去除对高质量IED的需求，乂人而作为导通 阻抗来维持或提升这种电学特性。
发明内容
根据本发明实施例，场效应晶体管包括延伸进入半导体区域的 多个沟槽。每个沟槽包括栅极电极和屏蔽电极，其间含有极间电介 质，其中，栅极电极和屏蔽电极电连接在一起。
在一个实施例中，屏蔽电极是每个沟槽的下部，并通过4吏用屏 蔽电介质而与半导体区域隔离。极间电介质延伸至每个屏蔽电极上 方。棚-极电极位于才及间电介质上方的每个沟槽上部，并通过使用冲册 极电介质而与半导体区域隔离。
在另一实施例中，半导体区域包括第一导电型的漂移区、延伸 至漂移区上方的第二导电型的体区域、以及位于邻近沟槽的体区域 中的第一导电型的源极区。
在另 一实施例中，半导体区域进一步包括第 一导电型的衬底， 其具有在衬底上方延伸的漂移区，其中，沟槽延伸通过体区域并终
止于漂移区中。
在另一实施例中，沟槽延伸通过体区域和漂移区，并终止于衬 底中。
在另 一 实施例中，场效应晶体管进一步包括其中形成有沟槽的 5舌动区(active region ) k乂及3一5舌动区(non-active region )。 屏蔽电 极和栅极电极延伸至每个沟槽外且延伸进入非活动区，其中，屏蔽 电才及和栅才及电才及通过棚-极互耳关层而电连4妾在一起。在另 一实施例中，屏蔽电极和栅极电极之间的电连接是通过形 成于非活动区栅极滑槽区域中的周期性接触开口而进行的。
在又一实施例中，屏蔽电极通过经由每个沟槽中的互联介电层 的附加连4姿而电连4妻至栅"f及电才及。
在另 一 实施例中，非活动区包括沿覆盖FET的管芯的周围延伸 的终止区，屏蔽电极和栅极电极延伸至每个沟槽外且延伸进入终止 区，其中，屏蔽电极和栅极电极由栅极互联层连接在一起。
才艮据本发明的另一实施例，场效应晶体管以如下方式形成。形 成多个延伸进入半导体区域的沟槽。在每个沟槽的底部形成屏蔽电 极。在屏蔽电极上方的每个沟槽上部形成栅极电极。形成栅极电极 和电连接至屏蔽电极的栅极互联层。
在一个实施例中，在形成屏蔽电才及之前，形成位于下部侧壁和 底部表面的屏蔽介电层。在形成栅极电极之前，形成位于屏蔽电极 的上部沟槽侧壁和表面的介电层。
在另一实施例中，形成屏蔽电极和栅极电极，以使屏蔽电极和 才册才及电才及延伸至沟槽外且延伸至台面区域上方。在延伸至台面区域 上方的栅4及电才及部分中形成多个4妄触开口 ，以通过4妾触开口暴露屏 蔽电极的表面区域。形成互联层以填充接触开口，从而使屏蔽电极 和冲册才及电才及4皮ot匕电连4妄。
在另一实施例中，台面区域位于覆盖FET的管芯的非活动区中。
在另一实施例中，介电层由硅的氧化物形成。
12在另一实施例中，在形成栅极电极之前，在延伸至屏蔽电极上 方的介电层部分中形成一个或多个开口 ，从而一旦在沟槽中形成栅 极电极，栅极电极就会通过一 个或多个开口而与屏蔽电极电接触。
图1是传统的屏蔽栅极沟槽MOSFET的截面图2A-2H是用于形成根据本发明实施例的屏蔽栅极沟槽FET 的工艺的多个步-腺中的简〗匕截面图；以及
图3是根据本发明实施例的屏蔽栅极沟槽FET中的栅极滑槽部 分的等比例图。
具体实施例方式
图2A至2H是用于形成根据本发明实施例的屏蔽栅极沟槽 (trench)FET的工艺的多个步骤中的简化截面图。图2A至2H中， 左侧截面图示出了能够在活动区(active region )中形成屏蔽栅极沟 槽FET结构的顺序步骤，而右侧截面图示出了从活动区到非活动区 (从右至左)的过度区的对应示图。在本4皮露中，"活动区，，表示 用于覆盖(house)活动单元(active cell)的管芯(die)的区i或， 而"非活动区"表示不包括任何活动单元的管芯的区域。非活动区 包括沿管芯周围伸展的终止区、和沿管芯周围或中部伸展的或沿管 芯周围和中部伸展的栅-才及滑槽(gate runner )。
在图2A中，^使用传统4支术，在半导体区202中形成沟槽210， 然后，在沟槽侧壁和底部表面处形成屏蔽电介质212(例如，含有 氧化物)并沿邻近沟槽的台面(mesa)区延伸。图2A至图2H的 每个图中的右侧截面图均沿垂直于右侧截面图的维度穿过左侧截面图中沟槽的中心。因此，右侧截面图示出了在活动区边纟彖终止的 左侧截面图的沟槽。此外，这些截面图并不按比例确定，且更具体 地，左侧和右侧截面图中的相同层或区的物理维度(例如，厚度)
可能看起来不同。例如，在图2A中，屏蔽电介质212在右侧截面 图中看起来要比左侧更薄。
如图2A中右侧截面图所示，屏蔽电介质212沿沟槽210的底 部表面伸展，而在活动区的边纟彖处，在沟4曹210的上部和外部以及 在硅区域202上部延伸。在一个实施例中，半导体区域202包括在 重掺杂的(highly doped ) n-型衬底上放形成的n-型外延(epitaxial ) 层(未示出)，而沟槽202延伸进入并终止于外延层中。在另一变 化中，沟槽202穿过外延层延伸并在斗十底中终止。
在图2B中，沿沟槽210的底部形成屏蔽电极214,且屏蔽电
才及在管芯的非活动区以如下方式纟皮制成为易受电控制。运用已知才支
术，首先形成填充沟槽并在台面区上延伸的导体材料(例如，含有 一惨杂或不捧杂的多晶硅)，然后，^吏该材料深深凹陷进入沟槽210
以形成屏蔽电一及214。
在凹陷导体材料的过程中，掩膜211用于保护在管芯的非活动 区中延伸的导体材料的部分。因此，屏蔽电极214在沟槽210中要 比在管芯非活动区中的台面表面上更厚，如图2B中右侧截面图所 示。此外，以如下方式对掩膜211进行应用，在活动区的边缘处， 屏蔽电极延伸至沟槽210的外部以及非活动区的台面表面上方。因 而，沟槽210中的屏蔽电4及214净皮制成为可以在管芯的非活动区 中电连4妄。
在图2C中，运用已知方法，将屏蔽电介质212在活动区中沿 沟槽侧壁以及台面表面上方完全移除，如右侧截面图中所示。在一 个实施例中， <吏屏蔽电才及214凹陷，以4吏其顶部表面与屏蔽电介质
14层212的顶部表面共面。这就为栅极/内电极介电层的随后形成提供 了平坦的表面。
在图2D中，运用传统才支术形成沿上部沟槽侧壁伸展的4册4及介 电层216。在一个实施例中，运用传统的硅的氧化技术来形成栅极 电介质216。这种过程还会导致屏蔽电极214的氧化，因此在栅极 电才及214上方形成才及间介电(inter-electrode dielectric, IED )层。图 右侧截面图所示，介电层216沿活动区和非活动区中屏蔽电极214 的所有暴露表面延伸。如下文中的进一步讨论，去除了特别需要用 于形成高质量IED的附加处理步骤。
在图2E中，以如下方式在沟槽210中形成凹陷的4册极电才及222， 且栅极电极被制成为在非活动区中可受电控制。运用已知技术，形 成填充沟槽210并在台面区上延伸的第二导电层(例如，含有掺杂 的多晶硅)，然后， -使该第二导电层凹陷进入沟槽210以形成4册才及
电极222。
在凹陷第二导电层的过程中，掩膜219用于保护在管芯的非活 动区中延伸的第二导电材料的部分。因此，栅极电极222在沟槽210 中要比在管芯非活动区中的台面表面上更厚，如图2B中右侧截面 图所示。此外，以如下方式对掩膜219进行应用，在活动区的边缘 处，凹陷的栅极电极222延伸至沟槽210的外部以及非活动区的台 面表面上方。因而，沟槽210中的栅极电极222被制成为可以在 管芯的非活动区中电连接。应注意，4奄膜219不在非活动区域中的 整个屏蔽电极214上方延伸。我们将看到，这会有利于穿过相同接 触开口而将棚-一及电 一及和屏蔽电极接触。
在图2E中，运用4专统的体才直入和马区动冲支术(body implant and drive in techniques )在半导体区i或202中形成p-型体区204。然后，
15运用传统的源极植入技术在邻近沟槽210的体区域216中形成重掺 杂的n-型源才及区208。
在图2F中，运用已知冲支术，在本结构上方形成诸如BPSG的 介电层224。在图2G中，介电层224形成图案并蚀刻，以在活动 区中形成源才及/体4妄触开口 ，之后3艮随有介电流(dielectric flow )。 如左侧截面图中所示，形成完全在栅极电极222上方以及部分在源 才及区208上方延伸的介电顶罩(dome) 225。然后运用传统的才直入 技术在暴露的半导体区域202中形成P-型重体(heavy body)区域 206。在活动区中形成接触开口的相同掩膜/蚀刻处理被用来在非活 动区的介电层224中形成4妄触开口 221，以暴露4册才及电4及222的表 面区域和侧壁以及屏蔽电极214的表面区域，如右侧截面图中所示。
在图2H中，在该结构上方形成互联(interconnect)层(例如， 包含金属)，然后形成图案，以形成源极/体互联226A和栅极互联 226B 。如左侧截面图中所示，源4及/体互4关226A与源才及区208和重 体区106接触，但通过使用介电顶罩而与栅极电极222隔离。如右 侧截面图中所示，4册才及金属226B经过4妄触开口 211与屏蔽电才及214 和棚4及电才及222接触，从而，使两个电招〃波此短4妄。
因此，与传统的屏蔽栅极FET (其中，屏蔽电极漂移(例如， 是在电学上未偏置的)或向源极电势偏置(例如，地电势))相反， 在图2H中示出的FET实施例中，屏蔽电极连接至并偏置至于栅极 电极相同的电势。在传统FET中，其中，屏蔽电极漂移或连接至地 电势，特别需要一种高质量的IED来支持屏蔽电极和栅极电极之间 的电势差。然而，将屏蔽电极和栅极电极电连接在一起就消除了对 高质量IED的需要。虽然想栅极电势偏置，j旦屏蔽电势仍用作可以
与形成高质量IED相关的处理步骤的同时，获耳又用于相同截止电压 的低导通阻抗。理论上，这种结构甚至不需要IED,但IED会在审计介电形成的过程中自然形成。因此，^吏用简单的制造工艺可以形 成高性能的晶体管。
栅极电极和屏蔽电极之间的电接触可以形成在任何非活动区 中，诸如有栅极滑槽伸展的管芯的终端或边缘区域，或管芯的中部，
如图3所示。图3是根据本发明实施例的屏蔽栅极沟槽FET中的栅 极滑槽部分的等比例图。上层(例如，栅极互联层326B和介电层 324)被削去以显示下部的结构。如图所示，在活动区341中平行 延伸的沟槽310终止于栅极滑槽340的任一侧。
栅极滑槽区域340在结构上关于直线3-3对称，其中每一般均 在结构上类似于图2H中示出的栅极滑槽(runner)区域。屏蔽电介 质312延伸至该4亍沟冲曹310的外部，并延伸至棚-才及滑冲曹区i或340的 台面表面上。同样，屏蔽电极314、极间电介质316和4册才及电极322 均延伸至该行沟槽310的外部，并延伸至4册4及滑槽区域340的台面 表面上。区域311表示活动区341中邻近沟槽之间的台面。
接触开口 321暴露屏蔽电极314的表面区域，其中栅极互联层 326B(例如，包含金属)与屏蔽电极有电接触。此外，栅极互联层 326B与经介电层324暴露的栅极电极322有电接触。我们期望将 栅极阻抗最小化，以将对沟槽中的单个栅极电极进行偏置的延迟最 小化。由于同样的原因，我们期望将对沟槽中的单个屏蔽电极进行 偏置的延迟最小化。因此，可以优选栅极滑槽区域340中的接触开 口 321的频率和形状，并将阻抗最小化，从而将从栅极焊点到每个 栅极电极和屏蔽电极的延迟最小化。可以通过对栅极滑槽区域中以 及管芯的终端或边缘区域中的接触点形成栅极电极，来进一步减小 偏置屏蔽电极和栅极电极的延迟。
屏蔽和栅极电极可以以根据本发明其他实施例的其他方法进 行电连接。例如，在IED上放形成栅极电极之前，每个沟槽中的IED
17可以烛刻在特定4立置。在本实施例中，图2H和3中示出的4妄触开 口不是必需的，而至每个沟槽中的栅极电极的栅极互联接触点也可 以经过IED中的短路而连接至对应的屏蔽电极。根据其他实施例， 可以通过IED中的开口以及通过形成在诸如终端或栅-才及滑槽区域 的非活动区域的接触开口来形成栅极和屏蔽电极接触点。为了消除 形成高质量IED的需要，我们得到了简化的、更为可控的、用于形 成含改进的漏源导通阻抗RDS。n的屏蔽栅极沟槽MOSFET的过程。
本发明的原理可以应用于诸如在专利申请第11/026,276号，题 为"功率半导体器件和制造方法(Power Semiconductor Devices and Methods of Manufacture)"的图3A、 3B、 4A、 4C、 6-8、 9A-9C、 11、 12、 15、 16、 24以及26A-26C中示出的4壬意屏蔽才册极FET结 构，该专利的乂^开通过引ii结合在此。
本发明做选择、修改、以及等效替换。本领域技术人员应理解，相 同的技术可以应用至其他类型的超结结构且可以广泛用于包含后 面的器件的其他种类的器件。例如，当在n-沟道MOSFET的内容 中描述本发明的实施例时，本发明的原理可以仅通过将多种区域的 导电类型翻转而应用于p-沟道MOSFET。因此，上述i兌明不是为了 限制本发明的范围，该范围有所附权利要求进行限定。
权利要求
1. 一种场效应晶体管(FET)，包括沟槽，延伸进入半导体区域；屏蔽电极，位于所述沟槽下部，所述屏蔽电极通过屏蔽电介质而与所述半导体区域隔离；极间电介质(IED)，位于所述屏蔽电极上方；以及栅极电极，位于所述IED上方的所述沟槽上部，所述栅极电极通过栅极电介质而与所述半导体区域隔离，其中，所述屏蔽电极电连接至所述栅极电极。
2. 根据权利要求1所述的FET,其中，所述半导体区域包括第一导电型的漂移区；第二导电型的体区域，延伸至所述漂移区上方；第 一导电型的源极区，位于邻近所述沟槽的体区域中。
3. 根据权利要求2所述的FET,其中，所述栅极电极凹陷进入所 述半导体区域的顶部表面的下方，所述FET进一步包括互联层，使所述源极区与所述体区域接触；以及介电材fl",位于所述4册才及电才及上方，用于<吏所述4册纟及电 极与所述互联层彼此隔离。
4. 根据权利要求2所述的FET，进一步包括所述第一导电型的衬 底，所述漂移区在所述衬底上方延伸，其中，所述沟道经由所 述体区域延伸并终止于所述漂移区中。
5. 根据权利要求2所述的FET，进一步包括所述第一导电型的衬 底，所述漂移区在所述衬底上方延伸，其中，所述沟道经由所 述体区域和所述漂移区延伸并终止于所述衬底中。
6. 根据权利要求1所述的FET,进一步包括活动区，其中形成 有所述沟槽；以及非活动区，所述屏蔽电极和所述栅极电极延 伸至所述沟槽外且延伸进入所述非活动区，在所述非活动区 中，所述屏蔽电才及和所述栅才及电4及通过4册才及互联层而电连4妻在 一起。
7. 根据权利要求6所述的FET，其中，所述屏蔽电极与所述栅极 电极之间的电连接是经由形成于所述非活动区的栅极滑槽区 中的周期性4妄触开口而进4亍的。
8. 根据权利要求6所述的FET，其中，所述屏蔽电才及通过经由所 述沟槽中IED的附加连接而电连接至所述栅极电才及。
9. 根据权利要求1所述的FET，其中，所述栅极电极经由所述沟 槽内IED中的至少一个开口而电连4妄至所述屏蔽电才及。
10. 根据权利要求1所述FET，还包括活动区，其中形成有所述 沟槽；以及非活动区，其包括沿容纳所述FET的管芯的周围 延伸的终止区，所述屏蔽电极和所述栅-极电极延伸至所述沟槽 外且延伸进入所述终止区，其中，所述屏蔽电才及和所述栅极电 极通过栅极互联层而电连接在一起。
11. 根据权利要求10所述FET，其中，所述屏蔽电极和所述栅极 电才及之间的电连4妄是经由所述终止区中的 一个或多个4妻触开 口而进4亍的。
12. —种半导体管芯中的场效应晶体管(FET),包括活动区，容纳(请替换)活动单元； 非活动区，其中具有非活动单元； 第一导电型的漂移区；第二导电型的体区域，位于所述漂移区上方；以及多个沟槽，延伸通过所述体区域并进入所述漂移区，每 个沟槽包括屏蔽电极和栅极电极，所述屏蔽电极配置于所述栅 极电极下方；其中，所述屏蔽电极和所述栅极电极延伸至每个沟槽外 且延伸进入所述非活动区，在所述非活动区中，所述屏蔽电极 和所述4册4及电极通过才册极互联层而电连4妄在 一起。
13. 根据权利要求12所述FET,其中，所述半导体区域包括所述第 一导电型的源极区，位于邻近所述沟槽的体区域 中，以及所述第二导电型的重体区域，位于邻近所述源极区域的 体区域中。
14. 根据权利要求13所述FET,其中，所述栅极电极在所述沟槽 中凹陷以^氐于所述源4及区i或的顶部表面，所述FET进一步包 括互联层，使所述源极区与所述重体区域接触；以及介电材津+, 4立于所述棚4及电4及上方，用于^f吏所述4册一及电 才及与所述互耳关层4皮此隔离。
15. 根据权利要求12所述FET，进一步包括所述第一导电型的衬 底，所述漂移区延伸至所述坤于底上方，其中，所述沟道延伸通 过所述体区i或并终止于所述漂移区中。
16. 根据权利要求12所述的FET，进一步包括所述第一导电型的 衬底，所述漂移区在所述衬底上方延伸，其中，所述沟道经所 述体区域和所述漂移区延伸并终止于所述衬底中。
17. 根据权利要求12所述的FET,进一步包括极间电介质，位于 每个沟槽中的所述屏蔽电极和所述栅极电极之间，其中，所述 屏蔽电极通过经由所述极间电介质的附加连接而电连接至所 述栅极电极。
18. 根据权利要求12所述的FET，其中，所述非活动区包括栅极 滑槽区域，所述栅极滑槽区域延伸通过所述管芯的中部，所述 屏蔽电极和所述栅极电极延伸至所述沟槽外且延伸进入所述 栅极滑槽区域，其中，所述屏蔽电极和所述栅极电极通过所述 冲册才及互联层而电连4妄在一起。
19. 根据权利要求12所述的FET，其中，所述非活动区包括终止 区，所述终止区沿所述管芯的周围延伸，所述屏蔽电极和所述述屏蔽电极和所述棚-4及电极通过所述栅4及互耳关层而电连4妾在 —起。
20. —种场效应晶体管(FET)，包括延伸进入半导体区域的多个 沟槽，每个沟槽均具有栅极电才及和屏蔽电才及，所述4册才及电才及和 所述屏蔽电极之间含有极间电介质，其中，所述屏蔽电极和所 述4册才及电极电连接在 一起。
21. —种形成场效应晶体管(FET)的方法，包括在半导体区域中形成沟槽；形成衬附于所述沟槽的下部侧壁和底部表面的屏蔽介电层；在所述沟槽的下部形成屏蔽电极； 沿上部沟槽侧壁和所述屏蔽电极上方形成介电层； 在所述屏蔽电极上方的沟槽中形成栅极电极；以及 形成用于连接所述栅极电极和所述屏蔽电极的互联层。
22. 根据权利要求21所述的方法，其中，形成所述屏蔽电极和所 述栅极电极，以使所述屏蔽电4及和所述4册极电极延伸至所述沟 槽外部以及台面区^^的上方，所述方法进一步包4舌在所述栅极电极中形成多个接触开口 ，以^更经由所述接 触开口暴露所述屏蔽电极的表面区域，其中，所述互联层填充 所述接触开口 ，从而〗吏所述屏蔽电极和所述栅极电极彼此电连接。
23. 根据权利要求22所述的方法，其中，所述台面区域是用于覆 盖所述FET的管芯的非活动区域。
24. 冲艮据权利要求21所述的方法，其中，所述介电层由硅的氧化 物形成。
25. 根据权利要求21所述的方法，其中，所述半导体区域包括位 于所述第一导电型的衬底上方的第一导电型的外延层，所述方 法进一步包4舌在所述外延层中形成第二导电型的体区域；在邻近所述沟槽的体区域中形成所述第 一导电型的源极区；以及在邻近所述源才及区的体区i或中形成所述第二导电型的重 体区域。
26. 根据权利要求21所述的方法，还包括，在形成所述栅极电极 之前，在延伸至所述屏蔽电极上方的介电层的部分中形成一个 或多个开口，从而一旦在所述沟槽中形成所述栅才及电极，所述 才册才及电一及就经由所述一个或多个开口而与所述屏蔽电才及电4妾 触。
27. —种在半导体管芯中形成场效应晶体管(FET)的方法，所述 管芯包4舌活动区和非活动区，所述方法包4舌以下步艰《在所述管芯的活动区中形成多个沟槽，所述多个沟槽延 伸进入半导体区域；在所述管芯的非活动区中形成第一多晶硅层，用于填充 每个沟槽并延伸至台面区域的上方；使所述第一多晶硅层凹陷进入每个沟槽，以便在每个沟 槽的底部形成屏蔽电极，每个沟槽中的屏蔽电极保持与所述第 一多晶硅层的延伸进入所述台面区域的部分的连续性；由硅的氧化物形成介电层，以使所述介电层位于(i)每 个沟槽的暴露的上部侧壁，(ii)每个屏蔽电才及的上表面，以 及(iii )所述第 一多晶硅层的位于所述台面区域中的表面区域；在所述台面区域中形成第二多晶硅层，用于填充每个沟 槽并延伸至所述介电层上方；使所述第二多晶硅层凹陷进入每个沟槽，以便在每个沟 槽的上部中形成栅极电极，每个沟槽中的栅极电极保持与所述 第二多晶硅层的延伸进入所述台面区域的部分的连续性；在延伸进入所述台面区域的第二多晶硅层和介电层的部 分中形成一个或多个4妾触开口 ，以^更经由所述4妄触开口暴露所述第一多晶石圭层的表面区域；以及形成棚4及互耳关层，用于填充所述一个或多个4妻触开口 ， 从而使所述第一多晶石圭层和所述第二多晶石圭层电4妄触在一起。
28. 根据权利要求27所述的方法，进一步包括在形成所述第一多晶硅层之前，形成屏蔽介电层，所述 屏蔽介电层^立于每个沟槽的侧壁和底部并延伸至所述台面区 i或上方；以及在使所述第一多晶硅层凹陷进入每个沟槽之后，使所述 屏蔽介电层凹陷至每个沟槽中，以^f更暴露每个沟槽的上部侧 壁。
29. 根据权利要求27所述的方法，其中，所述半导体区域包括第 一导电型的外延层，所述外延层位于所述第 一导电型的衬底上 方，所述方法进一步包括在所述外延层中形成第二导电型的体区域；在邻近每个沟槽的体区域中形成所述第 一 导电型的源 区；以及在邻近所述源4及区的体区域中形成所述第二导电型的重 体区域。
30. —种形成场效应晶体管(FET)的方法，包括形成多个沟槽，所述沟槽延伸进入半导体区域； 在每个沟槽的底部形成屏蔽电极；在所述屏蔽电极上方的每个沟槽上部形成栅极电极；以及形成斥册才及互耳关层，用于爿夺所述屏蔽电才及和所述4册才及电招_ 电连4妾。
全文摘要
一种场效应晶体管(FET)包括延伸进入半导体区域的多个沟槽。每个沟槽包括栅极电极和屏蔽电极，其间含有极间电介质，其中，屏蔽电极和栅极电极电连接在一起。
文档编号H01L29/76GK101473443SQ200780023013
公开日2009年7月1日 申请日期2007年5月21日 优先权日2006年6月19日
发明者保尔·托鲁普, 克里斯多佛·博古斯洛·科库, 内森·克拉夫特 申请人:飞兆半导体公司