专利名称：薄膜晶体管基片、其转移法及显示器件的制作方法
技术领域：
本发明涉及通过在绝缘基片上形成薄膜晶体管(TFT)获得的薄膜晶体管基片， 通过结合薄膜基片和诸如液晶材料和EL材料之类的显示材料形成的显示器件，及 用于设计薄膜晶体管基片和显示器件的CAD。本发明还涉及用于防止由静电引起的 引线断路的用于薄膜晶体管基片的转移方法。(2) 背景技术图1示出液晶显示器件的结构和用于显示器件的薄膜晶体管基片的示意电路 图。在象素区域l中，象素(显示点)2排列成矩阵。在每个象素2中设有象素电极 3、储能电容器4和象素晶体管5。象素电极3和反向电极6(实践中，在整个象素 区域1中设置了大电极)当中夹着液晶7。各象素晶体管(薄膜晶体管)5与栅极线(扫描线8)和图象信号线9相连，且各 储能电容器4与公共电容线10相连。栅极线8与栅极线驱动电路11相连，图象信 号线9与信号线驱动电路12相连，且公共电容线与电容线驱动电路13相连(例如 见日本专利公开号2000-187248)。包括系统电路和偏振器和背光的其它各种元件可被迸一步加至并结合到图1 所示的结构中，以构成液晶显示器件。在此结构中，在绝缘基片上形成象素电极3、 储能电容器4、象素晶体管5、栅极线(扫描线8)、图象信号线9和公共电容线10， 以配置成晶体管基片。对于将多晶硅(Si)用于薄膜晶体管的薄膜晶体管基片，可以在同一绝缘基片 上形成栅极线驱动电路11、信号线驱动电路12和电容线驱动电路13。图2A和2B为图1所示的液晶显示器件半成器的示意图并示出在薄膜晶体管基片的象素区形成的四个象素。图2A为其平面示意图而图2B为沿图2A的线oc—p 的截面示意图。如图2A所示，各栅极线8与多个半导体层图形20相交。所形成的共同电容 线10与栅极线8相平行。由虚线绘制的四边形代表形成图象信号线9的位置。如图2B所示，在绝缘基片21上形成内层涂层薄膜22且在内层涂层薄膜22 上形成半导体图形20和栅绝缘体23。然后在栅绝缘体23上形成栅极线8并在栅 极线8上形成中间层绝缘体24。这种如图1和2所示的各显示器件(液晶显示器)，其中各显示象素都具有一 个薄膜晶体管，它需要大量的象素来显示大量的数据。在个人计算机的RGB色是由 三个象素制成的(即， 一个象素形成一个颜色)的典型显示屏(例如1024*768象素) 的情况下，将要形成几百万的象素。随着每年对显示质量的要求的提高，对具有尽 可能少的由象素故障引起的点缺陷的显示器件的需求在增加。然而，在生产中，很 难制造没有点缺陷而有好的产量的显示器件。因此，提供尽可能少的点缺陷的显示 器件及用于该显示器件的制造方法非常重要。点缺陷的重要原因之一是在形成薄膜晶体管基片时所产生的静电。具体来说， 在形成栅极线8与形成在顶栅型薄膜晶体管基片上形成信号线期间，容易在各半导 体层图形20和各栅极线8之间生成高电压，并且在该时间段也容易产生静电放电。 在这些过程中在形成栅极8之后沉积和的洗选过程以及转移(基片的移动)有特定 问题。图3A和3B分别为示出用于在形成栅极线后的中间层绝缘体的沉积过程及在 转移基片时产生的静电放电的示意图。图3A示出等离子体CVD腔室25中的状态， 在该室中在合并了内层涂层薄膜和栅绝缘体的基片上形成半导体层图形(多晶 硅)20和栅极线8，且通过等离子体CVD将绝缘体(例如氧化硅或氮化硅)附在栅 极线8上作为中间层绝缘体24。在此情况下，整个基片充电。因为基片及其表面(中 间层绝缘体)是由绝缘材料制成的，完全消除静电很困难。图3B是基片转移期间静电放电的示意图。在从图3A所示的状态转移基片21 期间， 一旦半导体层图形20到达基片转移机器人的手臂40的基片支撑部上方的位 置时，常常会在半导体层图形20中产生静电放电(用符号示出)。本发明的目的是提供能抑制由静电放电引起的点缺陷并提高产量的薄膜晶体管基片。(3) 发明内容本发明的第一方面是用于在绝缘基片上排列有象素区和驱动电路区的薄膜晶 体管基片的转移方法，所述象素区分别是由包括薄膜晶体管的象素配置，且所述驱 动电路区安装了用于驱动薄膜晶体管的驱动电路，其中设置在转移部件中的基片支 撑部在设在薄膜晶体管基片底侧和象素区外侧的支撑点处都支撑薄膜晶体管的同 时转移薄膜晶体管。(4)
图1为示出液晶显示器件的结构和用于显示器件的薄膜晶体管的电路示意图； 图2A和2B为图l所示的液晶显示器件的示意图，图2A为其平面示意图而图2B为沿图2A的线oc—(3的截面示意图；图3A为示出在形成栅极线后中间层绝缘体的沉积过程图而图3B为转移基片时静电放电的示意图；图4为对本发明第一实施例的薄膜晶体管进行说明的示意图；图5为说明栅极线和金属基座之间的电容Ce'的近似值的图；图6A和6B为在它们的水平轴上示出k'的值并在它们的垂直轴上示出由静电放电引起的故障率，图6A示出当n = l时的故障率而图6B示出当n = 2时的故障率； 图7为示出本发明的第二实施例的CAD系统的结构功能方框图； 图8为示出本发明的第二实施例中的报警过程的流程图； 图9A为示出在CVD腔室内充电的薄膜晶体管基片的图象的图而9B为图9A所示的基片的平面图；图10A为示出在CVD腔室中的基片的充电状态的图，而10B为示出在转移基 片时基片的充电状态的图；图11为示出在安装了 9个薄膜晶体管基片的转移板上转移时基片支撑垫和象 素区的位置关系图；及图12为示出在安装了 8个薄膜晶体管基片的转移板上转移时基片支撑垫和象 素区之间的位置关系图。(5)具体实施方式
以下参照附图对本发明的实施例进行描述，但本发明不局限于这些实施例。 在以下的
中，采用相同或相似的标号用于指定相同或相似的部分。 第一实施例图4为用于说明本发明第一实施例的薄膜晶体管基片的示意图。与图2A相似， 这是半成品薄膜晶体管基片的平面示意图。该薄膜晶体管基片的主要部分的结构与 图2A和2B中所示的主要结构几乎相同。然而，在第一实施例中，各半导体层图形30的面积小于各传统半导体层图形20的面积(在图2A中)；各电极线图形31的面积大于各传统栅极线图形8的面积(在图2A中)；且增 加各栅极线图形31和各半导体层图形30之间的重叠面积。其余的结构与传统范例基本相同，因此省略对其的说明。在第一实施例中， 薄膜晶体管属于使用由受激准分子激光器通过熔体结晶制作的多晶硅半导体层图 形30的顶栅型。栅极线(扫描线)31由钼合金制成，而图象信号线9由铝(A1)薄膜 和难熔金属薄膜组成的多层薄膜制成。栅绝缘体是采用等离子体CVD制成的氧化硅 薄膜(薄膜厚度为150nm)，中间层绝缘体由同样由等离子体CVD制成的氮化硅薄膜 和氧化硅薄膜(厚度分别为350nm和450nm)组成的多层薄膜制成。栅线驱动电路11、 信号线驱动电路12和电容器驱动电路13也是在绝缘基片(康宁的玻璃基片#1737: 730咖X920nra，厚度0. 7mm)上形成的。将由最怕发生静电放电的半导体层图形和半导体图形向金属基座的面突出图 形所形成的平行板电容器Ca'设置成2. 44X 10—5pF。将仅由半导体层图形和栅极线 之间的重叠区域所形成的平行板电容器Cb'设置成1.82Xl(T2pF。将由栅极线和 金属基座之间所形成的平行板电容器Ce'设置为4. 79X 10—tpF。将栅极线的长度L 设置成343.4mm，并将其中各栅极线各单元面积充电的基片表面面积设置成 0. 272咖2 。用图5对平行板电容器Ce'进行说明。如图5所示，Ce'是通过估算得到的， 其中将所有构成Ce'的电容都当作平行板电容器。例如在象素区的栅极线在n个 点上与半导体层图形重叠。也可以是半导体层图形与栅极线在两个点上重叠。因此，n=(与栅极层重叠半导体层图形的个数)的等式并不总是成立的。在栅极线中，"不"与半导体层图形重叠的区域由区域1表示，而"与"半导体层图形重叠的区域由区域2表示。其中区域l由区域的ra个部分构成，且这些区域分别由区域l(l)、区域1(2)、... 和区域2(m)表示；区域2由区域的n个部分构成，且这些区域分别由区域2(1)、区域2(2)、... 和区域2(n)表示；由各区域1及其向金属基座的表面突出的图形形成的平行板电容器分别由 Cl(l)、 Cl(2)、…和Cl(m)表示。通过半导体层图形在半导体层图在各区域2及各自向金属基座的表面突出的 图形之间报形成的电容分别由C2(1)、 C2(2)、...和C2(n)表示，可以使以下等式成立Ce' = ZC1 (m)+ZC2 (n)区域2(1)的电容C2(l)可由等式:C2(l):C2a(1) XC2b(l)/(C2a(l)+C2b(1)) 得到。其中，C2b(l)表示栅极线和半导体层图形之间的重叠部分的电容而C2a(1) 表示由半导体层图形及其向金属基座的突出的图形所形成的电容。同样，区域2(n)的电容C2(n)可由等式C2(n)二C2a(n) X C2b(n)/(C2a(n)+C2b(n))得到。其中，C2b(n)表示栅极线和半导体层图形之间的重 叠部分的电容而C2a(n)表示由半导体层图形及其向金属基座的突出的图形形成的 电容。值k'由将Ca' 、 Cb' 、 Ce'的数值及L和S的数值代入到以下等式中得到。 k' = (LVCe， ) X(Ca' / (Ca'十Cb') 〕X S结果，当n二l时k'变成0.261，当n二2时k'变成89.7。同时，由静电放电引起的缺陷在用于中间层绝缘体的沉积过程中动态地减少。图6A和6B示出由静电放电引起的故障率。在图6A和6B的图中，水平轴示 出k'的值，而垂直轴示出在各k'值处的故障率。图6A示出n二l时的故障率，而 图6B示出当n = 2时的故障率。在坐标图中可以很好地估计出两个故障率。故障率 为1%时的k，的值通过回归计算得到。结果，当n=l时，k'变成0. 40(rani7pF),而 当n-2时，k'变成125(mm7pF)。在生产过程中，当由单个原因引起的故障率等于或小于1%时产量稳定。因此， 认为将上述k'的值用作标准值(设定值)是合理的。当然，k'的值越小越能有效地 降低故障率。第二实施例参照图7和8对根据本发明第二实施例的CAD系统进行描述。图7是示出示 出本发明第二实施例的CAD系统的结构的功能性方框图。图8为示出第二实施例中 的报警过程的流程图。如图7所示，第二实施例的CAD系统包括显示部件71、中央处理单器(CPU)73、 随机存取存储器(RAM) 75、输入部件77和存储部件79。输入部件77包括用于输入字母和数字的部件，例如键盘，及诸如鼠标之类 的定点设备。它用于输入CAD数据。存储部件79，例如硬盘驱动器(HHD)，用于存储计算程序、比较程序、警告 程序、绘图程序、CAD数据、操作系统(OS)、设定值(阈值)等等。CAD数据的具体例子是栅极线的长度、基片的表面面积、栅极的材料和形状以 及其各部分的长度、半导体层图形的材料和形状及其各部分的长度、栅极线和基片 的底表面之间的距离、栅极线和半导体层图形之间的距离(栅绝缘体的厚度)、半导 体层图形和基片的表面之间的距离(内层涂层的厚度)、栅绝缘体和内层涂层薄膜的 介电常数、基片的厚度和介电常数。通过使用绘图程序，根据CAD数据在显示部件 在绘制半导体层图形、栅极线、公共电容线。计算程序分别根据栅绝缘体、内层涂层薄膜和基片的厚度和介电常数预先计 算出各单位面积的半导体层图形和金属基座之间的单位电容、各个单位面积的半导 体层图形和栅极线之间的单位电容和每单位面积的栅极线和金属基座之间的单位 电容。因此，注意力主要集中在栅极线和与相重叠的(多个)半导体层图形上。根据 从各半导体层图形的形状中所获取的面积来计算这些被关注的半导体层图形的平 行板电容Ca'。该平行板电容Ca'是在半导体层图形及其向金属基座的表面突出的 图形之间形成的。另外，根据从半导体层图形和栅极线之间的重叠部分的形状所获取的重叠面 积来计算各个所关注的半导体层图形的平行板电容Cb'。该平行板电容Cb'仅由半导体层图形及栅极线之间的重叠区域形成。将会有n组Ca'和Cb'。对于各个所关注的电极层图形来说，所获取的栅极线图形与n个同样被关注 的半导体层图形重叠。在栅极线中，不与半导体层重叠的区域可由区域1表示而与 半导体层图形重叠的区域由区域2表面。提取区域1的面积并根据区域1的所获取 的面积计算区和金属基座之间形成的平行板电容Cl。从而计算通过半导体层图形 在各区域2n和金属基座之间形成的电容C2n。在区域2n半导体层图形和金属基座 之间形成的平行板电容由C2a(n)表示，而由区域2n内的半导体层图形和被关注的 栅极线之间的重叠区域形成的平行板电容由C2b(n)表示。在此情况下，C2a(n)和 C2b(n)恰好是前面计算出的第n个半导体层图形的Ca'和Cb'，从而可以使用它们 的数值。C2(n)= C2a(n) XC2b(n)/(C2a(n)+C2b(n))成立。基于以上所述，用等式Ce'= i:Cl(m)+i:C2(n)计算栅极线和金属基座之间的 电容Ce'。其中C2(n)代表公值也就是不变的值，即，当C2(l)-C2(2)二... 二C2(n) 成立时，可以将上述等式简化成〔6'=(:1+ nx C2n。接着，将表面可分割成，例如，微区的网格。通过对与被关注的栅极线最接 近的微区求和来计算"栅极控制的"表面面积，从而得到被关注的电极线每单位长 度充电的基片表面面积S。因此，用下列等式计算k'的值。k，= (L/Ce')X(Ca，/(Ca'+Cb， ) ) X S下面将参照图9A详细描述"栅极控制的"及"S"的定义。只要S是通过象素 区的简单重复形成的，就可以不使用上述软件通过循环绘图来计算获取S。例如 如果在四边形中有m个平行边具有与栅极线及单位面积平行， 一个栅极线充电的一 个面积可以约为1/m。比较程序将k'的计算出的值与设定值(阈值)相比较并确定k'的值是否小于设 定值。当k'不小于设定值时，报警程序进展到指示出现不小于设定值的点及说明该 点的X和Y坐标的绘图程序数据。一旦接收到表示出现k'的值不小于设定值的点的数据时，通过让显示部件显 示一条通知出现很有可能有静电放电的点或通过让显示部件显示从报警程序发送 的X和Y坐标所指定的该点在半导体基片设计图中的位置，绘图程序给出一个警告。 例如绘图程序引起在k'的值不小于预定值的点处的闪烁或将该点的颜色变成诸如红色之类的报警色。显示部件71是，例如，CRT显示器、液晶显示器、EL显示器和等离子显示器。 CPU 73根据诸如绘图程序和计算程序之类的各程序执行诸如计算之类的程序。RAM 75是，例如，动态随机存储器(DRAM)。 RAM 75可用作诸如计算程序之类 的各程序的工作区域。如图8所示，第二实施例的CAD系统在步骤Sll读数据。将由CAD系统读取 的数据包括用于计算在半导体层图形及其向金属基座表面突出的图形之间形成的 平行板电容Ca'的数据、用于计算仅由半导体层图形和栅极线之间的重叠区域所形 成的平行板电容Cb'的数据、用于计算在栅极线及其向金属基座的表面突出的图形 之间所形成的平行板电容Ce'的数据、栅极线的长度L的数据和用于计算每单位长 度充电的一栅极线的基片表面S的数据等等。在步骤S13中，计算电容Ca'、 Cb'和Ce'。在步骤S15中，计算栅极各单位 长度充电的基片表面S并利用下列等式计算估计值(k'的值)<formula>formula see original document page 10</formula>在步骤S17中，将估计值(k'的值)和设定值(阈值)相互进行比较。当估计值 小于设定值(是，在步骤S19中)，程序中止。当估计值不小于设定值(不，步骤S19 中)时，显示一个警告(步骤S21)。如上所述，当估计值不小于设定值时，即，很 可能引发静电放电的点，将报警做成该点的闪烁，或通过将该点的颜色变成显眼的颜色。如上所述，根据本发明采用K、 k、 k'或k''的设计管理可减少由静电放电引 起的缺陷，从而可动态地提高使用薄膜晶体管基片的液晶显示器件的产量。静电放 电受抑制的原因如下。图9A示出了CVD腔室中充电的基片。传统上，栅极线8是分别在半导体层图 形20上形成的且各公共电容线10是在栅极线8之间形成的。从而做出假定流到 栅极线中的的充电电流所引起电荷50与基片的表面积成比例。现在注意力集中在 栅极线8中的一条。流到栅极线8中的电流与该栅极线所充电的表面面积成比例。图犯是图9A所示的薄膜晶体管基片的平面图。用图9B说明一栅极线的每单 位长度充电的基片表面面积S。首先，将注意力集中在单位长度为LL的栅极线8上。然后，注意力还集中由 与栅极线8相同的金属薄膜制成的具有单位长度LL的公共电容线10上。通过最接 近这些点的线对在基片表面上的任意点进行分类。(这也可以描述成这些点属于该 线)。因此阴影区的面积成为一栅极线8每单位长度的充电表面面积S。 (l)当S表 示一个栅极线8的每单位长度表面面积，而栅极线的长度由L表示时，可以理解虽 然乘了系数但在一个栅极线8上的电荷与〃S X L〃成比例。另外，当线8和10的 位置几乎相等且它们的长度几乎相同时，可以用基片表面面积/(线8和10的总数 量)/线的长度来代替S。也就是说，可以将栅极线在平面图中的形状认作简单的矩 形。(2) 图10A示出CVD腔室中的基片的充电状态。玻璃基片21安装在基座(金属 基座)41上，且由多晶硅制成的半导体图形20、栅极线8和中间层绝缘体24形成 在玻璃基片21上。如图10A所示，在实践中，电荷在栅极线电容Ce上累积。因此， 在此情况下，电压与〃1/Ce〃成比例。这是在CVD腔室中的状态。当整个栅极线的电荷由Q。表示，整个栅极线8和整个基座41由C。表示，而栅 极线8和基座41之间的电压由V。表示时，确立了Q。二C。X V。或V。二Q。/C。的关系。(3) 图IOB示出转移时基片的充电状态。如图10B所示，在转移基片时，在一 条栅极线8中的全部电荷都集中至支撑部40的一个位置上。因此，栅极线电压Vi 与该线的长度L成比例地增加。如果支撑部40与基片21均匀接触，栅极线电压 V。与支撑部40的宽度A成反比。然而，实际上，由于基片的变形或振动，使得支 撑部40和基片21在几个点处相互接触。因此，可以理解栅极线电压V。作为极值 与该线的长度L成比例。更具体地说，支撑部40上的电容变成C。 * A/L，且当栅极线和支撑部40之 间施加的电压由V,表示时，以下等式成立 V产Q。/(C。 X A/L): V。X (L/A)(4) 在此情况下，当硅半导体层图形20和栅极线8之间施加的电压由V，表 示，半导体图形20和支撑部之间的电容由Ca表示，且半导体层图形和栅极线之间 的电容由Cb表示时，下列等式成立Vsi。= V, X (Ca/(Ca+Cb)) 根据上述说明(1)- (4)，下列等式成立Vsi0= (L7Ce) X (Ca/(Ca+Cb)〕 X S根据图6中的实验结果，从(L/Ce) X (Ca/(Ca+Cb)) X S也可得到好的估计。 因此，最好进行两次核查；(L/Ce) X 〔Ca/(Ca+Cb)) X S是否小于第一设定值及 (L7Ce)X 〔Ca/(Ca+Cb)〕 X S是否小于第二设定值。本发明的结构对以上实施例中所述的顶栅型多晶硅薄膜晶体管特别有效。另 外，本发明对具有大基片或屏幕(长栅极线)的晶体管特别有效。采用比象素区中的 TFT对本发明进行了描述。然而，同样的结构可以应用于诸如栅线驱动电路ll、信 号线驱动电路12和电容驱动电路13之类采用TFT制成的电路。第三实施例图11和12示出通过转移机器人306转移薄膜晶体管基片301时所使用的转 移方法。通常，薄膜基片301是通过使用转移板303和转移机器人306来转移的。在 转移板303上可以附加多个薄膜晶体管基片。例如，如图11和12所示，九个薄膜 晶体管基片301或八个薄膜晶体管基片301分别附加在一个转移板303上。此后， 在设置在转移机器人306的臂部上的板支撑垫(板支撑部MO支撑转移板303时， 可以转移这些基片。这些板的支撑垫40支撑设定在象素区域1外的基片301的下 端的支撑点。各象素区域l为，例如730mm X 920ram。通过设定象素区域1外部的支撑点，可以防止由分散在扫描线8和信号线9 上所聚焦的电荷引起的扫描线8和信号线9中的静电放电至支撑垫40上方的点。当转移一个没有附加多个电路图形不附着的薄膜晶体管基片301时，也可能 通过其在象素区域1外的几个点支撑基片301来防止由静电引起的线的断路。注意， 通过采用与以上相似的方法，可以防止在场致发光(EL)显示器(用发光材料代替液 晶的设备)中发生由静电所引起的线的断路。
权利要求
1.一种用于在绝缘基片上排列有象素区和驱动电路区的薄膜晶体管基片的转移方法，所述象素区分别由包括薄膜晶体管的象素配置，且所述驱动电路区安装用于驱动薄膜晶体管的驱动电路，其中，设置在转移部件中的基片支撑部，在设在薄膜晶体管基片底侧和象素区外侧的支撑点处支撑着薄膜晶体管的同时转移薄膜晶体管。
2. 如权利要求1所述的用于薄膜晶体管基片的转移方法，其特征在于，多个 薄膜晶体管基片安装在转移板上，且转移板在设在转移板底侧和象素区外侧的支撑点处被支撑的同时被转移。
全文摘要
一种包括象素区的薄膜晶体管基片，其中栅极线排列在用基片夹着半导体图形和栅绝缘体的绝缘基片上，设置半导体图形和栅极线的形状使得薄膜晶体管基片安装在金属基座上时由下列等式得到的k的值小于第一设定值k＝(L/Ce)×(Ca/(Ca+Cb))×S，其中，Ca表示在各半导体层图形和金属基座之间的电容，Cb表示在各半导体层图形和栅极线之间的电容，Ce表示在各栅极线和金属基座之间的电容，L表示各栅极线的长度，及S表示其中一条栅极线每单位长度充电的基片表面面积。
文档编号H01L29/423GK101217132SQ20081000333
公开日2008年7月9日 申请日期2005年3月30日 优先权日2004年3月30日
发明者川村哲也, 稲田克彦 申请人:东芝松下显示技术有限公司