专利名称：具有双金属栅极的互补式金属氧化物半导体元件的制作方法
技术领域：
本发明涉及一种具有双金属栅极(dual metal gate)的互补式金属氧化物半 导体(complementary metal-oxide semiconductor,以下简4尔为CMOS)元件的制 作方法，尤指一种实施后栅极(gate last)工艺的具有双金属栅极CMOS元件 的制作方法。
背景技术：
随着CMOS元件尺寸持续微缩，传统方法中利用降低栅极介电层，例 如降低二氧化硅层厚度，以达到最佳化目的的方法，面临到因电子的穿遂效
应(tunnelingeffect)而导致漏电流过大的物理限制。为了有效延展逻辑元件的 世代演进，高介电常数(以下简称为High-K)材料因具有可有效降低物理极限 厚度，并且在相同的等效氧化厚度(叫uivalent oxide thickness,以下简称为 EOT)下，有效降低漏电流并达成等效电容以控制沟道开关等优点，而被用以 取代传统二氧化硅层或氮氧化硅层作为栅极介电层。
此外，传统的多晶硅栅极则因硼穿透(boron penetration)效应，导致元件 效能降低等问题；且多晶硅栅极更遭遇难以避免的耗尽效应(depletion effect),使得等效的栅极介电层厚度增加、栅极电容值下降，进而导致元件 驱动能力的衰退等困境。故目前便有新的栅极材料被研制生产，例如利用双 功能函数(double work fimction)金属来取代传统的多晶珪栅极，用以作为匹配 High-K栅极介电层的控制电极。
双功能函数金属栅极一需与NMOS元件搭配， 一则需与PMOS元件搭 配，因此使得相关元件的整合技术以及工艺控制更形复杂，且各材料的厚度 与成分控制要求亦更形严苛。双功能函数金属栅极的制作方法大概分为前栅 极(gate first)工艺及后栅极(gate last)工艺两大类。其中前棚-极工艺会在形成金 属栅极后经过源极/漏极超浅结活化退火以及形成金属珪化物等工艺，而在如 此严苛的热预算环境下，常会发现高温退火工艺后元件的平带电压(flatband voltage,以下简称为Vfb)与EOT并未呈现预期的线性关系，反而在EOT减小时突然发生下降(roll-off)的情形。
由于Vft下降以及High-K栅极介电层在高温环境中结晶导致漏电流增加 的问题，导致High-K栅极介电层与金属栅极的材料选择须面对较多的挑战， 也因此业界提出以后栅极工艺取代前栅极工艺的方法。
发明内容
因此，本发明的一目的在于提供一种实施后栅极工艺的具有双金属栅极 的互补式金属氧化物半导体元件制作方法。
根据本发明所提供的权利要求，提供一种具有双金属栅极的互补式金属 氧化物半导体(CMOS)元件的制作方法。该方法包含有提供基底，该基底表
面形成有第一导电型晶体管、第二导电型晶体管、以;s^i盖该第一导电型晶
体管与该第二导电型晶体管的介电层。接下来平坦化该介电层至分别暴露出 该第 一导电型晶体管的第 一栅极与该第二导电型晶体管的第二栅极的栅极 导电层，并于该基底上形成覆盖该第二导电型晶体管及暴露出该第一导电型 晶体管的图案化阻挡层(patterned blocking layer)。随后进行第一蚀刻工艺， 用以移除该第一栅极的该栅极导电层，而形成第一开口(opening)。待第一开 口形成后，于该第一开口内依序形成第一金属层与第二金属层。接下来移除 覆盖该第二导电型晶体管的该图案化阻挡层，并进行第二蚀刻工艺，用以移 除该第二栅极的该栅极导电层，而形成第二开口。待该第二开口形成后，于 该第二开口内依序形成第三金属层与第四金属层。
根据本发明所提供的具有双金属栅极的互补式金属氧化物半导体元件 的制作方法，各导电型晶体管皆是利用后栅极方法制作而成，故此时需要较 高热预算的工艺皆已完成。因此填入第一、第二开口的金属层均不会受到上 述工艺的高热预算影响，因而可P争低元件的Vft下降问题；此外更享有广泛 的金属栅极材料选择的优点。
图1至13为本发明所提供的具有双金属栅极的CMOS元件的制作方法 的优选实施例的示意图。 附图标记说明
200 基底 202 浅沟绝缘204栅才及介电层206多晶硅层
208图案化硬掩模层210第一有源区域
212第二有源区域220第一栅极
222第二栅极230第一轻掺杂漏极
232第二轻掺杂漏极234侧壁子
240第一源极/漏极242第二源极/漏极
244金属硅化物250第一导电型晶体管
252第二导电型晶体管260蚀刻停止层
262介电层264接触洞蚀刻停止层
270阻挡层272氧化硅层
274氮化硅层276, 278光致抗蚀剂
280第一开口282第二开口
290第一金属层292第二金属层
294第三金属层296第四金属层
具体实施例方式
请参阅图1至13,图1至13为本发明所提供的具有双金属栅极的CMOS 元件的制作方法的优选实施例的示意图。如图l所示，首先提併基底200, 如硅基底、含硅基底、或硅覆绝缘(silicon-on-insulator， SOI)基底等，基底 200表面定义有第一有源区域210与第二有源区域212，且基底200内形成 有用以电性隔离第一有源区域210与第二有源区域212的浅沟绝缘(shallow trench isolation, STI) 202。接下来于基底200上依序形成栅极介电层204、 栅极导电层如多晶硅层206、与硬掩模层(图未示)。其中栅极介电层2(M可 为传统的二氧化硅层或氮氧化硅层，亦可为高介电常数(以下简称为High-K) 材料层。此外，亦可于多晶硅层206上选择性地形成覆盖层(cap layer)(图未 示)或反射层(ARC layer)(图未示)。随后通过光刻暨蚀刻工艺图案化此硬掩模 层，以形成如图1所示的用以定义栅极位置的图案化硬掩模层208。
请参阅图2。接下来透过图案化硬掩模层208进行蚀刻工艺，蚀刻多晶 硅层206与棚-极介电层204，而于第一有源区域210与第二有源区域212内 分别形成第一栅极220与第二栅极222。请继续参阅图2，接下来利用不同 导电型的离子注入工艺于第一栅极220与第二栅极222两侧的基底200内分别形成第一轻掺杂漏极(light doped drain,以下简称为LDD) 230与第二 LDD 232。随后于第一栅极220与第二栅极222的侧壁分别形成侧壁子234。侧壁 子234可为利用硅烷(Bis(tert-butylamino)silane,以下筒称为BTBAS)作为前 驱体(precursor)的包含有氧化物-氮化物-氧化物的偏位侧壁子(ONO offset spacer)。最后再利用不同导电型的离子注入工艺于第一栅极220与第二栅极 222两侧的基底200内分别形成第一源才5V漏极240与第二源极/漏极242，而 于第 一有源区域210与第二有源区域220内分别形成第 一导电型晶体管250 与第二导电型晶体管252。另外，在本优选实施例中，亦可利用选择性外延 成长(selective epitaxial growth, SEG)方法来制作第一源极/漏极240与第二源 极/漏极242，例如，当第一导电型晶体管250为N型晶体管，而第二导电型 晶体管252为P型晶体管时，可利用包含有碳化硅(SiC)的外延层以及包含有 锗化硅(SiGe)的外延层分别制作第一源极/漏极240与第二源极/漏极242，以 利用外延层与栅极沟道硅之间的应力作用来加速载流子迁移率，并改善源极. 引发能带降低(drain induced barrier lowering ， DIBL)效应与穿通(punchthrough) 效应，以及降〗氐截止态漏电流、减少功率消库毛。
请参阅图3与图4。在形成第 一导电型晶体管250与第二导电型晶体管 252之后，进行自对准金属硅化物(salicide)工艺，以于第一源极/漏极240与 第二源极/漏极242的表面分别形成金属硅化物244。随后基底200上依序形 成利用BTBAS作为前驱体而形成的膜层260与介电层262。此外如图4所 示，通过第一平坦化工艺，其包含有CMP工艺，用以平坦化介电层262至 暴露出第一栅极220与第二栅极222的多晶硅层206。然而，为了避免CMP 工艺过度研磨介电层262与膜层260,甚至损及下方第一栅极220与第二栅 极222的轮廓，亦可如图3所示，膜层260可作为介电层262在第一平坦化 工艺中的蚀刻停止层。
请参阅图4。对介电层262进行CMP工艺后，第一平坦化工艺更可包 含回蚀刻工艺，用以移除蚀刻停止层260、第一栅极220与第二栅极222上 方的图案化硬掩模层208、部分侧壁子234、以及部分介电层262，以致暴露 出第一栅极220与第二栅极222的多晶硅层206。回蚀刻工艺可为包含有稀 释氢氟酸(dilutedHF， DHF)与磷酸(phosphoric acid， 113 04)的湿法蚀刻工艺， 亦可为包含有六氟化硫(SF6)、六氟乙烷(perfluoro ethane ， C2F6)、氟甲烷 (fluoroform， CH3F)、氧气(02)、 二氧化碳((302)、氦气(He)、与氩气(Ar)等的干法蚀刻工艺。
请参阅图5。接下来于基底200上形成阻挡层(blocking layer) 270。阻挡 层270可为包含有非晶碳(amorphouscarbon， APF)单一膜层；亦可如图5所 示，为包含有氧化硅层272与氮化硅层274的复合膜层，且此氧化硅层272 与氮化硅层274的厚度具有1:3的比例。例如，氧化硅层272的厚度为100 埃(angstrom);而氮化硅层274的厚度则为300埃。
请参阅图5与图6。利用光致抗蚀剂276图案化阻挡层270，以移除覆 盖第一导电型晶体管250及位于第一有源区域210内的部分阻挡层270,因 此图案化阻挡层270将第一栅极220的多晶硅层206完全暴露出来。随后， 进行第一蚀刻工艺，用以移除第一栅极220的多晶硅层206，而于第一有源 区域210内形成第一开口(opening) 280。值得注意的是，在进行第一蚀刻工 艺时，图案化阻挡层270可保护第二有源区域212内的第二导电型晶体管 252,避免移除第一栅极220的多晶硅层206时伤害到第二栅极222。
请参阅图7。接下来于第一开口 280内依序形成第一金属层290与第二 金属层292。第一金属层290包含有氮化钼铝(MoAlN)、鵠(W)、氮化钼(MoN)、 碳氮氧化钽(TaCNO)、或氮化钨(WN)等金属材料。由于上述金属填洞能力较 差，为避免填补完毕产生缝隙(seam),更利用第二金属层292作为填补第一 开口 280的主要材料；而第一金属层290则可用以调节功函数。第二金属层 292包含有铝(A1)、钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钼(Mo)、氮化钛(TiN)、 碳化钛(TiC)、氮化钽(TaN)、钬鴒(Ti/W)、或钛与氮化钛(Ti/TiN)等复合金属。 另外，为避免栅极介电层204与第一金属层290产生反应或扩散效应，更可 于形成第一金属层290之前，先于第一开口 280内形成阻障层(barrier layer) (图未示)，阻障层可包含有高温过渡金属、贵重金属、稀土金属等元素及其 碳化物、氮化物、硅化物、铝氮化物或氮硅化物等。
请参阅图8。随后利用另一光致抗蚀剂278覆盖第一有源区域210，并 进行干蚀刻工艺以移除覆盖第二导电型晶体管252的第二金属层292、第一 金属层290、以及氮化硅层274，而停留于氧化硅层272上。此干蚀刻工艺 可包含有氯(Cl2)、三氯化硼(boron trichloride, BC13)、六氟化硫(SFe)、氮气、 与氩气等。
请参阅图9。接下来移除位于第二有源区域212内覆盖第二导电型晶体 管252的图案化阻挡层270，即移除氧化硅层272，而暴露出第二栅极222的多晶硅层206。并随即进行第二蚀刻工艺，用以移除第二栅极的多晶硅层 206，而于第二有源区域252内形成第二开口 282。
请参阅图10。接下来，于第二开口 282内依序形成第三金属层294与第 四金属层296。第三金属层294可包含有碳化钽。由于碳化钽填洞能力较差， 为避免填补完毕产生缝隙，更利用第四金属层296作为填补第二开口 282的 主要材料；第三金属层294则可用以调节功函数。而第四金属层296的金属 材料可同于第二金属层。如前所述，为避免栅极介电层204与第三金属层294 产生反应或扩散效应，更可于形成第三金属层294之前，先于第二开口282 内形成阻障层(图未示)。
另外，根据本发明的另一优选实施例，在第一蚀刻工艺与第二蚀刻工艺 之后，可分别进行第三蚀刻工艺与第四蚀刻工艺，以移除包含有二氧化硅层 或氮氧化硅层的栅极介电层204。而在第三蚀刻工艺与第四蚀刻工艺之后， 再分别进行形成High-K栅极介电层的步骤，以取代传统的二氧化硅层或氮 氧化硅层作为栅极介电层，有效降地低物理极限厚度。并期在相同的EOT 下，有效P争^f氐漏电流并达成等效电容以控制沟道开关。
此外值得注意的是，在本优选实施例中，制作第一导电型晶体管250与 第二导电型晶体管252时，直接以High-K材料层作为栅极介电层2(H。因 此在第 一蚀刻工艺与第二蚀刻工艺之后，栅极介电层204可保留并依序分别 暴露于第一开口 280与第二开口 282的底部。由于一般在形成包含有High-K 材料的栅极介电层204之前，会在栅极介电层204与基底200之间利用化学 键结或加热至850 。C而形成的氧化硅层、氮氧化硅层、或氮化硅层等作为界 面层(interface layer)(图未示)以增进沟道区的电子迁移率。而在本优选实施 例中，由于栅极介电层204并未于第一蚀刻工艺与第二蚀刻工艺中移除，因 此亦可保护该界面层不被破坏。此外在步入45纳米(nm)线宽的半导体工艺 时，更可省却源于移除栅极介电层204，而必须在如此微小的第一、第二开 口 280、 282中重新再形成时，所必须面对的薄膜厚度控制与均匀度控制等 考量。
请参阅图11。在用以填满孔洞282的第四金属层296形成之后，进行第 二平坦化工艺，用以移除多余的第一金属层290、第二金属层292、第三金 属层294、与第四金属层296,而获得约略平坦的表面，并完成第一导电型 晶体管250与第二导电型晶体管252的金属栅极的制作。在本优选实施例中，介电层262可由氧化物或掺有硼、磷的氧化硅等材 料构成，用以作为层间介电层(inter-layer dielectric ， ILD layer)。介电层262 亦可为利用高深宽比填沟工艺(high aspect ratio process,以下简称为HARP,) 制作的氧化层。由于HARP氧化层具有易于蚀刻而可作为牺牲层的特性，因 此采用HARP氧化层作为介电层262时，更可于本优选实施例中采用选择性 应力系统(selective strain scheme, SSS)来增进晶体管驱动电流。请参阅图12。 在第二平坦化工艺之后，可进行不同的蚀刻工艺，以分别移除介电层262与 蚀刻停止层260,使得第一导电型晶体管250与第二导电型晶体管252暴露 于基底200之上。
请参阅图13。待移除介电层262与蚀刻停止层260后，于基底200上形 成接触洞蚀刻停止层(contact hole etch stop， CESL layer) 264，并通过施力口紫 外光或热能的步骤，以使CESL 264产生应力而作为选择性应力系统，以期 提升第一导电型晶体管250与第二导电型晶体管252的效能。
根据本发明所提供的优选实施例，因考量PMOS晶体管热预算较NMOS 更为狭小，故第一导电型晶体管250为NMOS晶体管；而第二导电型晶体 管252为PMOS晶体管，然其制作的顺序亦可相反。但本发明中不论是第一 导电型晶体管250或第二导电型晶体管252皆是利用后栅极方法制作而成， 故此时需要较高热预算的工艺，例如制作LDD、源极/漏极时需要的退火， 或者金属硅化物工艺等工艺皆已完成，因此填入第一、第二开口 280、 282 的金属层均不会受到上述工艺的高热预算影响，因而可降低NMOS元件以 及PMOS元件的Vfb下降问题；且更享有广泛的金属栅极材料选择的优点。 此外，本发明更可通过整合CESL等的选择性应力系统来提高MOS元件的 性能。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变 化与修饰，皆应属本发明的涵盖范围。
权利要求
1. 具有双金属栅极的互补式金属氧化物半导体元件的制作方法，包含有提供基底，该基底表面形成有第一导电型晶体管、第二导电型晶体管、以及覆盖该第一导电型晶体管与该第二导电型晶体管的介电层；平坦化该介电层至分别暴露出该第一导电型晶体管的第一栅极与该第二导电型晶体管的第二栅极的栅极导电层；于该基底上形成图案化阻挡层，覆盖该第二导电型晶体管并暴露该第一导电型晶体管；进行第一蚀刻工艺，用以移除该第一栅极的该栅极导电层，而形成第一开口；于该第一开口内依序形成第一金属层与第二金属层；移除覆盖该第二导电型晶体管的该图案化阻挡层；进行第二蚀刻工艺，用以移除该第一栅极的该栅极导电层，而形成第二开口；以及于该第二开口内依序形成第三金属层与第四金属层。
2. 如权利要求1所述的方法，其中形成该第一导电型晶体管与该第二导 电型晶体管的步骤还包含有于该基底上依序形成栅极介电层、该栅极导电层、与图案化硬掩模层； 进行蚀刻工艺，透过该图案化硬掩模层蚀刻该栅极导电层与该栅极介电层，以分别形成该第一栅极与该第二栅极；于该第一^H及与该第二栅极两侧的基底内分别形成第 一轻掺杂漏极与第二轻4参杂漏才及；于该第 一栅极与该第二栅极的侧壁分别形成侧壁子；以及于该第 一栅极与该第二栅极两侧的基底内分别形成第 一源极/漏极与第二源极/漏极。
3. 如权利要求2所述的方法，还包含自对准金属硅化物工艺，进行于形成该第 一导电型晶体管与该第二导电型晶体管之后，以于该第 一源极/漏极与 该第二源极/漏极的表面分别形成金属硅化物。
4. 如权利要求2所述的方法，还包含第三蚀刻工艺与第四蚀刻工艺，分 别进行于该第 一蚀刻工艺与该第二蚀刻工艺之后，用以移除该栅极介电层。
5. 如权利要求4所述的方法，还包含于该第一开口内形成高介电常数栅 极介电层的步骤与于该第二开口内形成高介电常数栅极介电层的步骤，分别 进行于该第三蚀刻工艺与该第四蚀刻工艺之后。
6. 如权利要求2所述的方法，其中该栅极介电层为高介电常数栅极介电层。
7. 如权利要求6所述的方法，其中该高介电常数栅极介电层分别于该第 一蚀刻工艺与该第二蚀刻工艺后暴露于该第一开口与该第二开口的底部。
8. 如权利要求1所述的方法，其中该平坦化该介电层的步骤还包含有化 学机械抛光工艺与回蚀刻工艺。
9. 如权利要求l所述的方法，其中该图案化阻挡层为复合膜层。
10. 如权利要求9所述的方法，其中该图案化阻挡层至少包含有氧化硅 层与氮化硅层。
11. 如权利要求IO所述的方法，其中该氧化硅层与该氮化硅层的厚度的 比例为1: 3。
12. 如权利要求l所述的方法，其中该图案化阻挡层包含有非晶碳。
13. 如权利要求1所述的方法，其中该第一金属层包含有氮化钼铝、钨、 氮化钼、碳氮氧化钽或氮化鴒。
14. 如权利要求l所述的方法，其中该第三金属层包含有碳化钽。
15. 如权利要求l所述的方法，其中该第二金属层与该第四金属层分别 包含有铝、钛、钽、鴒、铌、钼、氮化钛、碳化钛、氮化钽、钛鴒、或钛与 氮化钛等复合金属。
16. 如权利要求l所述的方法，还包含一移除覆盖该第二导电型晶体管 的该第 一金属层与该第二金属层的步骤，进行于形成该第 一金属层与该第二 金属层之后。
17. 如权利要求l所述的方法，还包含平坦化工艺，进行于形成该第四 金属层之后，用以移除多余的第一金属层、第二金属层、第三金属层、与第 四金属层。
18. 如权利要求17所述的方法，还包含移除该介电层的步骤，进行于该 平坦化工艺之后。
19. 如权利要求18所述的方法，还包含于该基底上形成接触洞蚀刻停止 层的步骤，进行于移除该介电层之后。
20. 如权利要求l所述的方法，其中该介电层用以作为层间介电层。
全文摘要
本发明公开了一种具有双金属栅极的互补式金属氧化物半导体元件的制作方法，包含有提供表面形成有不同导电型的二晶体管与覆盖该晶体管的介电层的基底，平坦化该介电层，暴露出该晶体管的栅极导电层，于该基底上形成暴露其中导电型晶体管的图案化阻挡层，进行第一蚀刻工艺移除该导电型晶体管的部分栅极，重新形成金属栅极，移除该图案化阻挡层，进行第二蚀刻工艺移除另一导电型晶体管的部分栅极，并重新形成金属栅极。
文档编号H01L21/84GK101499440SQ20081000324
公开日2009年8月5日 申请日期2008年1月28日 优先权日2008年1月28日
发明者周正贤, 尤志豪, 林建廷, 程立伟, 蒋天福, 许哲华, 马光华 申请人:联华电子股份有限公司