专利名称：具有输出偏移校正的比较器与金属氧化物半导体逻辑电路的制作方法
技术领域：
本发明涉及一种比较器，特别是涉及一种具有输出偏移校正的比较器。
背景技术：
在多种模拟/数字转换器(analog/digital converter；ADC)中，例如快速模拟/数字转换器(flash ADC)、内差式模拟/数字转换器(interpolationADC)、管线式模拟/数字转换器(pipeline ADC)以及两步式模拟/数字转换器(two-step ADC)，以及高速接收器中，例如PCI_Express接收器以及DVI接收器中，都需要高速度的比较器，以符合数字电路的高速操作的要求。
差动逻辑电路，例如金属氧化物半导体电流型逻辑(MOS current modelogic；MCML)电路，由于其高切换速度与低电能损耗，故非常适用于需要高速的系统中。图1A与图1B为传统MCML电路的电路图。如图所示，若晶体管MN1与MN2的阈值电压(Vt)不同，由于偏压电压的偏移，将使得MCML电路的输出信号变得不平衡，即MCML电路的输出端上会产生输出偏移。当最小差动输出电压过小时，将会使得MCML电路产生不正常操作。因此，由于工艺变异，例如差动对晶体管的阈值电压(Vt)的变动，将会限制MCML电路的最高操作频率与解析能力，亦会使得MCML电路的输出共模电平产生不一致。
发明内容
本发明的实施例提供一种具有输出偏移校正的比较器，包括一金属氧化物半导体电流型逻辑(MOS current mode logic；MCML)电路，用以接收一对输入信号，并且于二输出端上产一对差动逻辑信号，并包括一校正单元耦接至输出端，用以根据多个数字校正码，校正输出端上的输出偏移；以及一输出级，耦接金属氧化物半导体电流型逻辑电路的输出端，用放大差动逻辑信号，并产生一比较结果信号。
本发明的实施例还提供一种具有输出偏移校正的金属氧化物半导体电流型逻辑电路，包括一差动输入级，具有二输入端用以接收二输入信号，以及一共同节点，并且在一取样模式下，于二输出端上产生二对应输出信号；一栓锁单元，耦接至差动输入级，于一比较模式时，用以根据来自差动输入级的对应输出信号，于二输出端上产生差动逻辑信号，并具有一第一节点；以及一校正单元，耦接至输出端，用以根据数字校正码，校正输出端上的输出偏移。
为了使本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并结合附图详细说明。
图1A为传统MCML电路的电路图。
图1B为另一传统MCML电路的电路图。
图2所示为本发明的比较器的一实施例。
图3所示为本发明的金属氧化物半导体电流型逻辑电路的一电路示意图。
图4所示为一数字控制型电流源的电路示意图。
图5为一输出级的电路示意图。
图6A为比较器的差动逻辑信号的波形示意图。
图6B为比较器的差动逻辑信号的另一波形示意图。
附图符号说明MP1、MP2、MN1～MN4、MF1～MF2晶体管；CLK、/CLK时钟信号；D、/D输入信号；Q、/Q输出信号；VREF参考电压；Vdd电源电压。
100比较器；10金属氧化物半导体电流型逻辑电路；20输出级；
14差动输入级；16栓锁单元；18差动对；22差动放大单元；24缓冲器；DI1、DI2数字控制型电流源；VIP、VIN输入信号；CLK、/CLK时钟信号；I1～I2电流源；ND1～ND3节点；CN共模节点；OT1、OT2输出端；RD1、RD2负载组件；Vdd电源电压；GND接地电压；D-、D+、D
、D[1]、...、D[n]数字校正码；N1～N15NMOS晶体管；P1～P8、P51～P5NPMOS晶体管；OL1、OL2信号；ICSN、Iref电流；Vo比较结果信号；R1～R4电阻；C1～C2电容。
具体实施例方式
图2所示为本发明的比较器的一实施例，而图3所示为本发明的金属氧化物半导体电流型逻辑(MOS current mode logic；MCML)电路的一电路示意图。如图2与图3所示，比较器100包括一金属氧化物半导体电流型逻辑电路(以下简称为MCML电路)10以及一输出级20。
MCML电路10接收输入信号VIN与VIP，而产生差动逻辑信号于输出端OT1与OT2上。MCML电路10包括一耦合电路12(仅显示于图3中)、一差动输入级14、一栓锁单元16、一差动对18、一电流源I2(仅显示于图2中)、一校正单元(DI1与DI2)以及一升压装置I1(仅显示于图3中)。升压装置I1用以于一比较模式时，将共同节点CN的电压电平拉高至电源电压Vdd。
耦合单元12耦接于差动输入级14的输入端IT1与IT2，用以将输入信号VIN与VIP耦接至差动输入级14。如图3中所示，差动输入级14可由电阻R1～R4以及电容C1～C2所构成。
差动输入级14用以接收输入信号VIN与VIP，于一取样模式下，产生对应输出信号于输出端OT1与OT2上。差动输入级14包括二负载组件RD1与RD2以及晶体管N1与N2。负载组件RD1耦接于NMOS晶体管N1的漏极与电源电压Vdd之间，而负载组件RD2耦接于NMOS晶体管N2的漏极与电源电压Vdd之间。NMOS晶体管N1包括一源极耦接至共同节点CN以及一栅极耦接至输入信号VIN，而NMOS晶体管N2包括一源极耦接至共同节点CN与NMOS晶体管N1的源极，以及一栅极耦接至输入信号VIP。如图3所示，PMOS晶体管P1与P3构成一电流源作为负载组件RD1，而PMOS晶体管P2与P4构成一电流源作为负载组件RD2。
栓锁单元16耦接于差动输入级14，用以于比较模式，根据差动输入级14的输出信号，产生差动逻辑信号于输出端OT1与OT2之上。栓锁单元16包括交叉耦接的NMOS晶体管N3与N4，NMOS晶体管N3包括一源极耦接至节点ND1，一漏极耦接至输出端OT2以及一栅极耦接至NMOS晶体管N4的漏极，而NMOS晶体管N4包括一源极耦接至节点ND1，一漏极耦接至输出端OT1以及一栅极耦接至NMOS晶体管N3的漏极。
差动对18包括NMOS晶体管N5与N6，NMOS晶体管N5包括一漏极耦接至差动输入级14的共同节点CN，一源极耦接至节点ND2以及一栅极耦接至一时钟信号CLK，而NMOS晶体管N6包括一漏极耦接至差动输入级14的共同节点CN，一源极耦接至节点ND2以及一栅极耦接至一时钟信号/CLK，在此时钟信号CLK与/CLK互为反相信号。电流源I2耦接于节点ND2与接地电压GND之间。如图3中所示，NMOS晶体管N7与N9构成一电流源I2，而NMOS晶体管N7与N9的栅极耦接至节点ND3。
电流源I1耦接于电源电压Vdd与差动输入级14的共同节点CN之间，用以于比较模式时，将共同节点CN上的电压电平拉到电源电压Vdd。如图3所示，PMOS晶体管P1与P2构成电流源I1，用以于比较模式时，将共同节点CN上的电压电平拉到电源电压Vdd。NMOS晶体管N7与N8构成一偏压电流源，用以提供参考电流Iref至PMOS晶体管P1～P4。藉由将通过晶体管N9的电流大于通过晶体管P3与P4的电流的两倍，将可使得输出端OT1与OT2间的共模电压(common mode voltage)保持稳定，进而使晶体管N3与N4操作在线性区。
数字控制型电流源(digital controlled current source)DI1与DI2，耦接于输出端OT1、OT2与接地电压GND之间，作为校正单元，用以根据数字校正码D+与D-，校正输出端OT1与OT2上的输出偏移(output offset)。图4所示为一数字控制型电流源的电路示意图。
如图4中所示，数字控制型电流源DI1或DI2包括多个PMOS晶体管P51～P5N以及NMOS晶体管N10与N11。PMOS晶体管P51～P5N并联地连接，PMOS晶体管P51～P5N的源耦接至源电压Vdd，PMOS晶体管P51～P5N的漏极耦接至NMOS晶体管N10的漏极，PMOS晶体管P51～P5N的栅极系耦接至数字校正码D
、D[1]、...、D[n](一组数字校正码D+或D-)。
NMOS晶体管N1O包括一漏极耦接至PMOS晶体管P51～P5N的漏极，一源极耦接至接地电压GND以及一栅极耦接至其漏极与NMOS晶体管N11的栅极。NMOS晶体管N11包括，一源极耦接至接地电压GND，一栅极耦接至其漏极与NMOS晶体管N10的栅极以及一漏极耦接至输出端OT1或OT2。藉由更改数字校正码D
、D[1]、...、D[n]，流经晶体管N11的电流ICSN将可以被调整，因此流在输出端OT1或OT2上的电流亦可以被调整。
输出级20耦接于输出端OT1与OT2，用以接收差动逻辑信号，加以放大后产生一比较结果信号Vo。图5为一输出级的电路示意图。如图5中所示，输出级20包括一差动放大单元22以及一缓冲器24。差动放大单元22耦接至输出端OT1与OT2，用以放大来自栓锁单元16的差动逻辑信号，并产生一比较结果信号Vo。差动放大单元22包括PMOS晶体管P6与P7以及NMOS晶体管N12～N14。NMOS晶体管N14的栅极耦接至MCML电路10的节点ND3。缓冲器24包括一输入端耦接至PMOS晶体管P7与NMOS晶体管N13的漏极，用以缓冲(buffering)上述比较结果信号Vo。
以下参考图3，用以说明比较器100的操作。
初始时，于校正模式时，相同的输入信号VIN与VIP被供应至差动输入级14的输入端IT1与IT2，并且时钟信号CLK与/CLK会分别为HIGH或LOW。若晶体管N1与N2的阈值电压(Vt)不同，由于偏压电压的偏移，将使得MCML电路10的输出信号变得不平衡，也就是说MCML电路的输出端上会产生输出偏移。藉由更改数字校正码D
、D[1]、...、D[n]，流经晶体管N11的电流ICSN将可以被调整，因此流在输出端OT1或OT2上的电流亦可以被调整，使得MCML电路10的输出端OT1与OT2上的输出信号将变得平衡，且MCML电路10的输出端OT1与OT2上的输出偏压将可以被消除。于MCML电路10的输出端的输出信号将变得平衡，即MCML电路10的输出端的输出偏压被消除时，将可得到最佳的数字校正码D+与D-。
如图6A所示，藉由施加最佳的数字校正码D+与D-至数字控制型电流源DI1与DI2，MCML电路10的输出信号将会变得平衡。其中，信号OL1与OL2分别代表校正模式时，在输出端OT1与OT2上的差动信号，并且MCML电路10的输出共模电压电平稳定地位于约875mV。
于取样模式时，时钟信号CLK与/CLK分别为HIGH与LOW，NMOS晶体管N5与N6分别为导通及截止，且最佳的数字校正码D+与D-分别施加至数字控制型电流源DI1与DI2。差动输入级14被致能用以于输出端OT1与OT2上产生差动输出信号，并且由于NMOS晶体管N5与N6为导通及截止，栓锁单元16被禁能。由于NMOS晶体管N5导通，共同节点CN被拉到一个低电压。
于取样模式时，最佳的数字校正码D+与D-分别施加至数字控制型电流源DI1与DI2，且时钟信号CLK与/CLK分别为LOW与HIGH，使得NMOS晶体管N5与N6分别为截止及导通。因此，差动输入级14被禁能，而栓锁单元被致能，用以锁住并放大由NMOS晶体管N1与N2产生的差动输出信号，作为差动逻辑信号，并输出至输出级20。如图6B中所示，信号OL1与OL2代表于比较模式时，在输出端OT1与OT2上的差动逻辑信号。输入级20用以放大来自MCML电路10的差动逻辑信号，然后产生一比较结果信号Vo。
由于NMOS晶体管N5截止，共模节点CN立刻藉由PMOS晶体管P2拉高至电源电压Vdd，使得共模节点CN上的电压电平可以快速地稳定下来，并且减少由于高回转率的输出(high slew rate input)所造成错误。再者，由于差动输入级14的输出偏移可以藉由数字控制型电流源DI1与DI2而消除，比较器100的解析能力将可以有效地提升。
虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围的前提下可作些许的更动与润饰，因此本发明的保护范围以本发明的权利要求为准。
权利要求
1.一种具有输出偏移校正的比较器，包括一金属氧化物半导体电流型逻辑电路，用以接收一对输入信号，并且于二输出端上产一对差动逻辑信号，并包括一校正单元耦接至上述输出端，用以根据数字校正码，校正上述输出端上的输出偏移；以及一输出级，耦接上述金属氧化物半导体电流型逻辑电路的上述输出端，用于放大上述差动逻辑信号，并产生一比较结果信号。
2.如权利要求1所述的具有输出偏移校正的比较器，其中上述数字校正码包括一第一组校正码以及一第二组校正码。
3.如权利要求2所述的具有输出偏移校正的比较器，其中上述校正单元包括二数字控制型电流源，用以分别根据上述第一、第二组校正码，产生对应电流来校正上述输出端上的上述输出偏移。
4.如权利要求3所述的具有输出偏移校正的比较器，其中每个上述数字控制型电流源包括多个PMOS晶体管，并联地连接，其中上述PMOS晶体管的源极耦接至一电源电压，上述PMOS晶体管的漏极耦接至一第一节点，上述PMOS晶体管的栅极耦接至一组对应的校正码；一第一NMOS晶体管，包括一漏极端耦接至上述第一节点，一源极端耦接至一接地电压，以及一栅极端耦接至其源极端；以及一第二NMOS晶体管，包括一源极端耦接至上述接地电压，一栅极端耦接至上述第一NMOS晶体管的栅极，以及一漏极端耦接至上述金属氧化物半导体电流型逻辑电路的上述输出端中的一个。
5.如权利要求1所述的具有输出偏移校正的比较器，其中上述金属氧化物半导体电流型逻辑电路包括一差动输入级，具有二输入端用以接收上述输入信号，以及一共同节点，并且用以于一取样模式下，产生二对应输出信号；一栓锁单元，耦接至上述差动输入级，用以根据来自上述差动输入级的上述对应输出信号，于一比较模式时，在上述金属氧化物半导体电流型逻辑电路的输出端上产生上述差动逻辑信号，并且具有一第二节点；以及一升压装置，用以于上述比较模式时，将上述共同节点拉到上述电源电压。
6.如权利要求5所述的具有输出偏移校正的比较器，其中上述升压装置为一耦接于上述金属氧化物半导体电流型逻辑电路的共同节点与上述电源电压的一第一电流源。
7.如权利要求5所述的具有输出偏移校正的比较器，其中上述差动输入级包括二负载组件，分别耦接至上述差动输入级的输出端；一第三NMOS晶体管，包括一源极耦接至上述共同节点，一漏极耦接至上述负载组件中的一个，以及一栅极；一第四NMOS晶体管，包括一源极耦接至上述共同节点，一漏极耦接至上述负载组件中的另一个，以及一栅极，其中上述第三、第四NMOS晶体管的栅极分别耦接至上述输入信号。
8.如权利要求7所述的具有输出偏移校正的比较器，其中上述栓锁单元包括一第五NMOS晶体管，具有一源极耦接至上述第一节点，一漏极以及一栅极；一第六NMOS晶体管，具有一源极耦接至上述第一节点，一栅极耦接至上述第五NMOS晶体管的漏极，以及一漏极耦接至上述第五NMOS晶体管的栅极，其中上述第五、第六NMOS晶体管的漏极分别耦接至上述金属氧化物半导体电流型逻辑电路的输出端。
9.如权利要求5所述的具有输出偏移校正的比较器，其中上述金属氧化物半导体电流型逻辑电路还包括一差动对，具有二输入端用以耦接二时钟信号，二输出端用以分别耦接至上述共同节点与上述第一节点，以及一第二节点；以及一第二电流源，耦接于上述第二节点与上述接地电压之间。
10.如权利要求9所述的具有输出偏移校正的比较器，其中上述二负载组件包括一第三电流源以及一第四电流源，其中上述第三电流源耦接于上述第三NMOS晶体管的漏极与上述电源电压之间，而上述第四电流源耦接于上述第四NMOS晶体管的漏极与上述电源电压之间。
11.如权利要求9所述的具有输出偏移校正的比较器，其中上述差动对包括一第七NMOS晶体管，包括一源极耦接至上述差动输入级的上述共同节点，一源极耦接上述第二节点，以及一栅极耦接上述时钟信号中的一个；一第八NMOS晶体管，包括一漏极耦接上述第一节点，一源极耦接上述第二节点，以及一栅极耦接上述时钟信号中的另一个，其中上述二时钟信号系互为反相信号。
12.如权利要求5所述的具有输出偏移校正的比较器，其中上述金属氧化物半导体电流型逻辑电路还包括一耦合组件耦接于上述差动输入级的输入端，用以将上述输入信号耦接至上述差动输入级。
13.一种具有输出偏移校正的金属氧化物半导体电流型逻辑电路，包括一差动输入级，具有二输入端用以接收二输入信号，以及一共同节点，并且在一取样模式下，于二输出端上产生二对应输出信号；一栓锁单元，耦接至上述差动输入级，于一比较模式时，用以根据来自上述差动输入级的上述对应输出信号，于上述二输出端上产生上述差动逻辑信号，并具有一第一节点；以及一校正单元，耦接至上述输出端，用以根据多个数字校正码，校正上述输出端上的输出偏移。
14.如权利要求13所述的具有输出偏移校正的金属氧化物半导体电流型逻辑电路，其中上述数字校正码包括一第一组校正码以及一第二组校正码。
15.如权利要求14所述的具有输出偏移校正的金属氧化物半导体电流型逻辑电路，其中上述校正单元包括二数字控制型电流源，用以分别根据上述第一、第二组校正码，产生对应电流来校正上述输出端上的上述输出偏移。
16.如权利要求15所述的具有输出偏移校正的金属氧化物半导体电流型逻辑电路，其中每个上述数字控制型电流源包括多个PMOS晶体管，并联地连接，其中上述PMOS晶体管的源极耦接至一电源电压，上述PMOS晶体管的漏极耦接至一第一节点，上述PMOS晶体管的栅极耦接至一组对应的校正码；一第一NMOS晶体管，包括一漏极端耦接至上述第一节点，一源极端耦接至一接地电压，以及一栅极端耦接至其源极端；以及一第二NMOS晶体管，包括一源极端耦接至上述接地电压，一栅极端耦接至上述第一NMOS晶体管的栅，以及一漏极端耦接至上述输出端中的一个。
17.如权利要求13所述的具有输出偏移校正的金属氧化物半导体电流型逻辑电路，其中上述金属氧化物半导体电流型逻辑电路还包括一升压装置，用以于上述比较模式时，将上述共同节点拉到上述电源电压。
18.如权利要求17所述的具有输出偏移校正的金属氧化物半导体电流型逻辑电路，其中上述升压装置为一耦接于上述金属氧化物半导体电流型逻辑电路的共同节点与上述电源电压的一第一电流源。
19.如权利要求17所述的具有输出偏移校正的金属氧化物半导体电流型逻辑电路，其中上述差动输入级包括二负载组件，分别耦接至上述差动输入级的输出端；一第三NMOS晶体管，包括一源极耦接至上述共同节点，一漏极耦接至上述负载组件中的一者，以及一栅极；一第四NMOS晶体管，包括一源极耦接至上述共同节点，一漏极耦接至上述负载组件中的另一个，以及一栅极，其中上述第三、第四NMOS晶体管的栅极分别耦接至上述输入信号。
20.如权利要求19所述的具有输出偏移校正的金属氧化物半导体电流型逻辑电路，其中上述栓锁单元包括一第五NMOS晶体管，具有一源极耦接至上述第一节点，一漏极以及一栅极；一第六NMOS晶体管，具有一源极耦接至上述第一节点，一栅极耦接至上述第五NMOS晶体管的漏极，以及一漏极耦接至上述第五NMOS晶体管的栅极，其中上述第五、第六NMOS晶体管的漏极分别耦接至上述输出端。
21.如权利要求17所述的具有输出偏移校正的金属氧化物半导体电流型逻辑电路，其中上述金属氧化物半导体电流型逻辑电路还包括一差动对，具有二输入端用以耦接二时钟信号，二输出端用以分别耦接至上述共同节点与上述第一节点，以及一第二节点；以及一第二电流源，耦接于上述第二节点与上述接地电压之间。
22.如权利要求21所述的具有输出偏移校正的金属氧化物半导体电流型逻辑电路，其中上述二负载组件包括一第三电流源以及一第四电流源，其中上述第三电流源系耦接于上述第三NMOS晶体管的漏极与上述电源电压之间，而上述第四电流源耦接于上述第四NMOS晶体管的漏极与上述电源电压之间。
23.如权利要求21所述的具有输出偏移校正的金属氧化物半导体电流型逻辑电路，其中上述差动对包括一第七NMOS晶体管，包括一源极耦接至上述差动输入级的上述共同节点，一源极耦接上述第二节点，以及一栅极耦接上述时钟信号中的一个；一第八NMOS晶体管，包括一漏极耦接上述第一节点，一源极耦接上述第二节点，以及一栅极耦接上述时钟信号中的另一个，其中上述二时钟信号互为反相信号。
24.如权利要求13所述的具有输出偏移校正的金属氧化物半导体电流型逻辑电路，包括一耦合组件耦接于上述差动输入级的输入端，用以将上述输入信号耦接至上述差动输入级。
全文摘要
一种具有输出偏移校正的比较器，包括一金属氧化物半导体电流型逻辑(MOS current mode logic；MCML)电路，用以接收一对输入信号，并且于二输出端上产生一对差动逻辑信号，并包括一校正单元耦接至输出端，用以根据数字校正码，校正输出端上的输出偏移；以及一输出级，耦接金属氧化物半导体电流型逻辑电路的输出端，用放大差动逻辑信号，并产生一比较结果信号。
文档编号H03K5/24GK1758540SQ200510124730
公开日2006年4月12日 申请日期2005年11月16日 优先权日2005年2月23日
发明者刘中鼎, 李耿民, 杨沛锋, 毕卓, 潘锐 申请人:威盛电子股份有限公司